具体实施方式

下面将参考附图更详细地描述各种实施例。然而，所描述的主题可以以不同的形式体现，并且不应被解释为限于在本文中阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达所描述主题的范围。贯穿本公开，在各个附图和实施例中，相同的附图标记指代相同的部分。

应注意，对“一个实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且对任何这样的短语的不同引用不一定是对相同的(一个或多个)实施例的。

还应注意，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一实施例中的一个或多个特征一起使用。

将理解，尽管在本文中术语“第一”、“第二”、“第三”等可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语被用于将一个元件与另一个元件区分开。因此，在不脱离所描述主题的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。

将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“包括有”和“包括有”指定所述元件的存在并且不排除一个或多个其他元件的存在或增加。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项的任何组合和所有组合。

如本文中所使用的，单数形式也可以包括复数形式，并且反之亦然，除非上下文另外明确指出。除非另外说明，或者从上下文可以清楚地理解为单数形式，否则在本申请和所附权利要求中使用的数量词“一”和“一个”应被解释为意指“一个或多个”。

在一个或多个实施例中，顺序地刷新存储器件的多个字线的操作可以被定义为正常刷新操作，并且用来刷新与具有相对较高的激活频率的字线(在下文中被称为“高激活字线”)相邻的一个或多个字线的操作可以被定义为目标刷新操作。

图1是示出根据本发明的实施例的半导体存储器件100的框图。图2是示出图1的随机采样电路124的详细框图。

参考图1，半导体存储器件100可以包括单元阵列110、随机采样电路124、目标地址发生电路130、正常地址发生电路140、行控制电路150、命令输入电路172、地址输入电路174和命令解码器176。

单元阵列110可以包括多个字线WL0至WLn，每个字线都耦接至一个或多个存储单元MC。单元阵列110还可以包括多个位线(未示出)，每个位线都耦接至一个或多个存储单元MC。

命令输入电路172可以接收命令CMD，并且地址输入电路174可以接收地址ADD。地址输入电路174可以接收地址ADD并输出内部输入地址IADD。命令CMD和地址ADD中的每一个可以包括多比特位信号。命令解码器176可以对通过命令输入电路172输入的命令CMD进行解码，并且可以产生激活命令ACT、预充电命令PCG、正常刷新命令NREF和目标刷新命令TREF。命令解码器176可以通过对接收到的命令CMD进行解码来产生读取命令和写入命令以及其他命令。

随机采样电路124可以根据激活命令ACT而将输入地址IADD储存为激活地址(图2的ACT_ADD)，并根据在随机时间点处被使能的随机采样信号SAM_EN而将激活地址ACT_ADD输出作为采样地址SAM_ADD。即，随机采样电路124可以通过在随机时间点对与激活命令ACT一起输入的输入地址IADD进行采样(即，输出)来产生采样地址SAM_ADD。作为参考，与激活命令ACT一起输入的输入地址IADD可以指示响应于激活命令ACT而被激活的字线，以下称为“激活字线”。如果在随机时间点储存了激活字线的地址，则可以对与所储存的地址相对应的激活字线和/或与该激活字线相邻的一个或多个字线执行目标刷新操作。因此，在至少一个实施例中，可能不必为了执行目标刷新操作而对所有被激活的字线的数量进行计数。在计数器没有对所有被激活的字线的数量进行计数的情况下实现这种方法能实质上使存储器件的尺寸减小或最小化。同时，这种方法防止了要不然由于行锤击现象而可能至少以一定概率发生的字线干扰。尽管已经讨论了在一个或多个随机时间点执行采样的实施例，但是在其他实施例中，可以在一个或多个设定点和/或以设定频率执行采样。

参考图2，随机采样电路124可以包括激活锁存器1242和采样锁存器1244。激活锁存器1242可以根据激活命令ACT而将输入地址IADD储存为激活地址ACT_ADD。采样锁存器1244可以根据随机采样信号SAM_EN而将激活地址ACT_ADD输出作为采样地址SAM_ADD。在一个实施例中，激活锁存器1242和采样锁存器1244中的每一个可以由分别与激活地址ACT_ADD或采样地址SAM_ADD的比特位相对应的多个触发器组成。例如，激活锁存器1242可以由多个触发器组成，其用于在激活命令ACT被激活时锁存输入地址IADD以输出激活地址ACT_ADD。采样锁存器1244可以由多个触发器组成，其用于在随机采样信号SAM_EN被使能时锁存激活地址ACT_ADD以输出采样地址SAM_ADD。

返回参考图1，目标地址发生电路130可以将采样地址SAM_ADD储存为锁存地址LADD。目标地址发生电路130可以根据目标刷新命令TREF而顺序地输出锁存地址LADD作为目标地址TADD。目标地址发生电路130可以包括多个地址储存电路210，每个地址储存电路210用于储存对应的锁存地址LADD。在一个实施例中，地址储存电路210可以顺序地储存采样地址SAM_ADD(所储存的采样地址SAM_ADD是锁存地址LADD)，并根据目标刷新命令TREF而顺序地输出锁存地址LADD作为目标地址TADD。在另一实施例中，目标地址TADD可以指示在目标刷新操作期间要被激活和刷新的字线的地址。目标地址TADD可以指示例如高激活字线的地址。在目标刷新操作期间，可以刷新与高激活字线相邻的一个或多个字线。当采样地址SAM_ADD与储存在地址储存电路210中的锁存地址LADD中的至少一个重复时(即与其相同时)，目标地址发生电路130可以控制/管理不将重复的采样地址SAM_ADD储存在地址储存电路210中。将在图3至图8中描述目标地址发生电路130的详细配置和操作。

正常地址发生电路140可以产生计数地址CADD，该计数地址CADD具有基于字线WL0至WLn中的任何一个的刷新而改变的值。例如，每当正常刷新命令NREF被激活时，正常地址发生电路140就可以将计数地址CADD的值增加+1。计数地址CADD可以指示在正常刷新操作期间要被激活和刷新的字线的地址。正常地址发生电路140可以改变计数地址CADD的值，以使得在先前选择第K字线WLK时选择第(K+1)字线WLK+1。

行控制电路150可以响应于激活命令ACT的激活来激活与输入地址IADD相对应的字线，并且可以响应于预充电命令PCG来对被激活的字线进行预充电。行控制电路150可以响应于正常刷新命令NREF来激活和刷新与计数地址CADD相对应的字线，并且可以响应于目标刷新命令TREF来激活和刷新与目标地址TADD相对应的字线。例如，行控制电路150可以通过将目标地址TADD增加值1或者从目标地址TADD减去值1来刷新与所计算的地址相对应的一个或多个相邻字线。尽管图1示出了目标地址发生电路130输出锁存地址LADD作为目标地址TADD，但是可以进行变化。在一个实施例中，目标地址发生电路130可以通过将锁存地址LADD增加值1或者从锁存地址LADD减去值1来将目标地址TADD提供给行控制电路150。

如上所述，半导体存储器件100可以响应于周期性输入的正常刷新命令NREF来顺序地对字线WL0至WLn执行正常刷新，并且响应于目标刷新命令TREF来对字线执行目标刷新。此时，半导体存储器件100可以储存被随机采样的采样地址SAM_ADD(所储存的采样地址SAM_ADD是锁存地址LADD)，并且可以使用锁存地址LADD来执行目标刷新操作，从而降低了字线干扰的可能性，并且使存储器件100的尺寸减小或最小化。具体地，当采样地址SAM_ADD与储存在地址储存电路210中的锁存地址LADD中的至少一个重复时，半导体存储器件100可能会掩蔽/阻止(例如防止)重复的采样地址SAM_ADD被储存在地址储存电路210中。因此，可以通过防止由于重复的采样地址SAM_ADD而执行不必要的刷新操作来提高目标刷新操作的效率，该重复的采样地址SAM_ADD与储存在地址储存电路210中的锁存地址LADD相同。

在下文中，参考图3至图8，将描述目标地址发生电路130的详细配置和操作。为了便于描述，将以目标地址发生电路130具有5个地址储存电路的情况为例进行说明。

图3是示出图1的目标地址发生电路130的详细框图。图4是示出图3的第二地址储存电路210_2的详细框图。图5是示出图4的锁存控制电路214的详细电路图。图6是示出图4的比较电路216的详细电路图。

参考图3，目标地址发生电路130可以包括第一地址储存电路210_1至第五地址储存电路210_5、重复判定电路230和控制信号发生电路250。

每当目标刷新命令TREF被激活时，控制信号发生电路250可以顺序地激活计数信号CNT<0:4>内的比特位。每当目标刷新命令TREF被激活时，控制信号发生电路250就可以顺序地激活顺序信号SEQ<0:4>内的比特位。在一个实施例中，计数信号CNT<0:4>和顺序信号SEQ<0:4>中的每一个可以由与地址储存电路210_1至210_5的数量例如“5”相对应的比特位组成。即，第一地址储存电路210_1至第五地址储存电路210_5中的每个可以接收计数信号CNT<0:4>的对应比特位和顺序信号SEQ<0:4>的对应比特位。例如，第二地址储存电路210_2可以接收计数信号CNT<0:4>的第二比特位CNT<1>和顺序信号SEQ<0:4>的第二比特位SEQ<1>。

控制信号发生电路250可以产生计数信号CNT<0:4>和顺序信号SEQ<0:4>，以使得其对应的比特位在不同的时间点被激活。例如，当目标刷新命令TREF被激活一次时，控制信号发生电路250可以激活计数信号CNT<0:4>的第一比特位CNT<0>和顺序信号SEQ<0:4>的第五比特位SEQ<4>。当目标刷新命令TREF被激活两次时，控制信号发生电路250可以激活计数信号CNT<0:4>的第二比特位CNT<1>和顺序信号SEQ<0:4>的第一比特位SEQ<0>。这样，当目标刷新命令TREF被激活k次时，控制信号发生电路250可以激活计数信号CNT<0:4>的第k比特位CNT<k-1>和顺序信号SEQ<0:4>的第(k-1)比特位SEQ<k-2>。将在图8和图9中描述控制信号发生电路250的详细配置和操作。

第一地址储存电路210_1至第五地址储存电路至210_5中的每个可以包括锁存电路212、锁存控制电路214、比较电路216和输出控制电路218。由于第一地址储存电路210_1至第五地址储存电路至210_5包括基本相同的配置，所以将以第二地址储存电路210_2为例进行描述。

参考图4，锁存电路212可以根据锁存使能信号LATEN<1>而将采样地址SAM_ADD储存作为锁存地址LADD。当锁存使能信号LATEN<1>被使能时，锁存电路212可以将采样地址SAM_ADD储存作为锁存地址LADD，并且当锁存使能信号LATEN<1>被禁止时，可以丢弃采样地址SAM_ADD而不储存采样地址SAM_ADD。锁存电路212可以由与采样地址SAM_ADD的比特位相对应的锁存器组成。

锁存控制电路214可以根据重复判定信号UPD_DISB和计数信号CNT<0:4>的对应比特位(即，第二比特位CNT<1>)来产生锁存使能信号LATEN<1>。当重复判定信号UPD_DISB被禁止并且第二比特位CNT<1>被激活时，锁存控制电路214可以将锁存使能信号LATEN<1>使能。当重复判定信号UPD_DISB被使能时，不管第二比特位CNT<1>如何，锁存控制电路214可以禁止锁存使能信号LATEN<1>。重复判定信号UPD_DISB可以被使能为逻辑低电平。例如，参考图5，锁存控制电路214可以包括第一与非门ND1和第一反相器INV1。第一与非门ND1和第一反相器INV1可以对重复判定信号UPD_DISB和第二比特位CNT<1>执行逻辑与运算。因此，当重复判定信号UPD_DISB被禁止为逻辑高电平并且第二比特位CNT<1>被激活为逻辑高电平时，锁存控制电路214可以将锁存使能信号LATEN<1>使能为逻辑高电平。

比较电路216可以通过将采样地址SAM_ADD与储存在锁存电路212中的锁存地址LADD进行比较来输出第二匹配信号MAT_L1。当采样地址SAM_ADD的所有比特位分别与锁存地址LADD的所有比特位相同时，比较电路216可以将第二匹配信号MAT_L1使能为逻辑高电平。例如，参考图6，比较电路216可以包括多个异或非门XNR1至XNRm+1、第二与非门ND2和第二反相器INV2，其中m大于0。当采样地址SAM_ADD的对应比特位与锁存地址LADD的对应比特位相同时，异或非门XNR1至XNRm+1中的每一个可以输出逻辑高电平的输出信号。第二与非门ND2和第二反相器INV2可以对异或非门XNR1至XNRm+1的输出信号执行逻辑与运算。因此，当采样地址SAM_ADD的相应比特位与锁存地址LADD的相应比特位相同时，比较电路216可以将第二匹配信号MAT_L1使能为逻辑高电平。

输出控制电路218可以根据顺序信号SEQ<0:4>的对应比特位(即，第二比特位SEQ<1>)而输出锁存地址LADD作为目标地址TADD。

返回参考图3，当采样地址SAM_ADD与储存在第一地址储存电路210_1至第五地址储存电路210_5中的锁存地址LADD中的任意一个相同时，重复判定电路230可以掩蔽/阻止采样地址SAM_ADD被储存在第一地址储存电路210_1至第五地址储存电路210_5中。即，当采样地址SAM_ADD与锁存地址LADD中的任意一个相同时，重复判定电路230可以控制采样地址SAM_ADD不被储存在第一地址储存电路210_1至第五地址储存电路210_5中。在一个实施例中，当从第一地址储存电路210_1至第五地址储存电路210_5输出的第一匹配信号MAT_L0至第五匹配信号MAT_L4中的任意一个被使能时，重复判定电路230可以将重复判定信号UPD_DISB使能。此外，当重复判定信号UPD_DISB被使能为逻辑低电平时，不管计数信号CNT<0:4>如何，第一地址储存电路210_1至第五地址储存电路210_5中的每一个的锁存控制电路214都可以将锁存使能信号LATEN<0:4>禁止。因此，采样地址SAM_ADD未被储存在第一地址储存电路210_1至第五地址储存电路210_5中。

图7是示出图3的重复判定电路230的详细电路图。

参考图7，重复判定电路230可以包括第一或非门NR1和第二或非门NR2、第三与非门ND3和第三反相器INV3。当第一匹配信号MAT_L0至第五匹配信号MAT_L4之中的输入信号中的任意一个被使能为逻辑高电平时，第一或非门NR1和第二或非门NR2中的每一个可以输出逻辑低电平的输出信号。当第一匹配信号MAT_L0至第五匹配信号MAT_L4之中的所有输入信号都被禁止为逻辑低电平时，第一或非门NR1和第二或非门NR2中的每一个可以输出逻辑高电平的输出信号。第三与非门ND3和第三反相器INV3可以对第一或非门NR1和第二或非门NR2的输出信号执行逻辑与运算，并输出重复判定信号UPD_DISB。

如上所述，当第一匹配信号MAT_L0至第五匹配信号MAT_L4之中的任意一个被使能为逻辑高电平时，重复判定电路230可以将重复判定信号UPD_DISB使能为逻辑低电平。当第一匹配信号MAT_L0至第五匹配信号MAT_L4全部被禁止为逻辑低电平时，重复判定电路230可以将重复判定信号UPD_DISB禁止为逻辑高电平。

图8是示出图3的控制信号发生电路250的框图。图9是用于描述图8的控制信号发生电路250的操作的波形图。

参考图8，控制信号发生电路250可以包括串联耦接的多个移位寄存器SR1至SR5。移位寄存器SR1至SR5的数量可以对应于计数信号CNT<0:4>或顺序信号SEQ<0:4>之内的比特位的数量。例如，当计数信号CNT<0:4>或顺序信号SEQ<0:4>由5个比特位组成时，设置5个移位寄存器SR1至SR5。

第一移位寄存器SR1至第五移位寄存器SR5可以形成环形计数器。即，第二移位寄存器SR2至第五移位寄存器SR5中的每一个可以接收前一级的移位寄存器的输出信号作为输入信号，并且第一移位寄存器SR1可以接收最后一级的第五移位寄存器SR5的输出信号。第一移位寄存器SR1至第五移位寄存器SR5中的每一个可以根据目标刷新命令TREF而将对应的输入信号移位到下一级处的移位寄存器。在一个实施例中，可以从第k移位寄存器输出计数信号CNT<0:4>的第k比特位CNT<k-1>和顺序信号SEQ<0:4>的第(k-1)比特位SEQ<k-2>。

参考图9，当目标刷新命令TREF被激活一次时，第一移位寄存器SR1激活计数信号CNT<0:4>的第一比特位CNT<0>和顺序信号SEQ<0:4>的第五比特位SEQ<4>。当目标刷新命令TREF被激活两次时，第二移位寄存器SR2激活计数信号CNT<0:4>的第二比特位CNT<1>和顺序信号SEQ<0:4>的第一比特位SEQ<0>。这样，当目标刷新命令TREF被激活k次时，第k移位寄存器激活计数信号CNT<0:4>的第k比特位CNT<k-1>和顺序信号SEQ<0:4>的第(k-1)比特位SEQ<k-2>。即，可以在不同的时间点顺序地激活计数信号CNT<0:4>的第k比特位CNT<k-1>和顺序信号SEQ<0:4>的第k比特位SEQ<k-1>。

计数信号CNT<0:4>可以是被使能以将采样地址SAM_ADD顺序地储存在锁存电路212中的信号，被储存的采样地址SAM_ADD是锁存地址LADD。顺序信号SEQ<0:4>可以是被使能以从锁存电路212顺序地输出锁存地址LADD作为目标地址TADD的信号。在一个实施例中，控制信号发生电路250可以产生计数信号CNT<0:4>和顺序信号SEQ<0:4>，以使得其对应的比特位在不同的时间点被顺序地激活。具体地，如图8和图9中所示的那样，控制信号发生电路250可以顺序地激活计数信号CNT<0:4>和顺序信号SEQ<0:4>，以使得计数信号CNT<0:4>的第k比特位CNT<k-1>和顺序信号SEQ<0:4>的第(k-1)比特位SEQ<k-2>同时被激活。因此，在第k地址储存电路将采样地址SAM_ADD作为对应的锁存地址LADD储存在其中的时段(参见“LADD储存时段①)期间，第(k-1)地址储存电路可以从其中输出对应的锁存地址LADD作为目标地址TADD(参见“TADD输出时段②”)。

在下文中，参考图1至11，将描述半导体存储器件的地址储存操作。

图10是用于描述根据本发明的实施例的半导体存储器件的操作的流程图。

参考图10，随机采样电路124可以根据激活命令ACT而将输入地址IADD储存为激活地址ACT_ADD，并根据在随机时间点处的随机采样信号SAM_EN而输出激活地址ACT_ADD作为采样地址SAM_ADD(在操作S1010)。

第一地址储存电路210_1至第五地址储存电路210_5的比较电路216可以通过将采样地址SAM_ADD与储存在相应的锁存电路212中的锁存地址LADD进行比较来产生第一匹配信号MAT_L0至第五匹配信号MAT_L4(在操作S1020)。当采样地址SAM_ADD与锁存地址LADD中的任意一个相同时，对应的匹配信号可以被使能。

当第一匹配信号MAT_L0至第五匹配信号MAT_L4中的任意一个被使能时(S1030的“是”)，重复判定电路230可以将重复判定信号UPD_DISB使能为逻辑低电平(在操作S1040)。第一地址储存电路210_1至第五地址储存电路210_5的锁存控制电路214可以将锁存使能信号LATEN<0:4>禁止(在操作S1050)，而不管计数信号CNT<0:4>如何。因此，采样地址SAM_ADD可以不被储存在第一地址储存电路210_1至第五地址储存电路210_5的锁存电路212中。

当第一匹配信号MAT_L0至第五匹配信号MAT_L4全部都被禁止时(S1030的“否”)，重复判定电路230可以将重复判定信号UPD_DISB禁止为逻辑高电平，并且锁存控制电路214可以根据计数信号CNT<0:4>而选择性地激活锁存使能信号LATEN<0:4>的任意比特位(在操作S1060)。因此，采样地址SAM_ADD可以根据计数信号CNT<0:4>的激活比特位而作为锁存地址LADD被储存在从第一地址储存电路210_1至第五地址储存电路210_5中选择的一个地址储存电路的锁存电路212中。

图11是用于详细描述图10的半导体存储器件的操作的时序图。在图11中，描述了计数信号CNT<0:4>的第二比特位CNT<1>被激活以执行第一地址储存电路210_1至第五地址储存电路210_5之中的第二地址储存电路210_2的地址存储操作的情况。

参考图11，在第一时刻(①)，锁存地址LADD“B”、“E”、“C”、“A”和“D”分别被储存在第一地址储存电路210_1至第五地址储存电路210_5中。

在第二时刻(②)，通过根据随机采样信号SAM_EN而对与激活命令ACT一起输入的输入地址IADD“D”进行采样来产生采样地址SAM_ADD“D”。由于采样地址SAM_ADD“D”与储存在第五地址储存电路210_5中的锁存地址LADD“D”相同，因此第五匹配信号MAT_L4被使能为逻辑高电平。因此，重复判定信号UPD_DISB被使能为逻辑低电平，而锁存使能信号LATEN<1>被禁止为逻辑低电平。因此，即使计数信号CNT<0:4>的第二比特位CNT<1>被激活，采样地址SAM_ADD“D”也不被储存在第二地址储存电路210_2中。

在第三时刻(③)，通过根据随机采样信号SAM_EN而对与激活命令ACT一起输入的输入地址IADD“F”进行采样来产生采样地址SAM_ADD“F”。由于采样地址SAM_ADD“F”不同于储存在第一地址储存电路210_1至第五地址储存电路210_5中的锁存地址LADD中的任意一个，所以第一匹配信号MAT_L0至第五匹配信号MAT_L4全部都被禁止为逻辑低电平。因此，根据计数信号CNT<0:4>的第二比特位CNT<1>，重复判定信号UPD_DISB被禁止为逻辑高电平，而锁存使能信号LATEN<1>被使能为逻辑高电平。结果，采样地址SAM_ADD“F”被储存在第二地址储存电路210_2中。

在第二地址储存电路210_2的地址储存操作完成之后的第四时刻(④)，采样地址SAM_ADD“F”与储存在第二地址储存电路210_2中的锁存地址LADD“F”相同。因此，第二匹配信号MAT_L1被使能为逻辑高电平，并且重复判定信号UPD_DISB被使能为逻辑低电平。因此，锁存使能信号LATEN<1>被禁止为逻辑低电平。

图12是示出根据本发明的实施例的存储系统1200的框图。

参考图12，存储系统1200可以包括存储器件1210和存储器控制器1220。

存储器控制器1220可以通过向存储器件1210施加命令信号CMD和地址ADD来控制存储器件1210的操作，并且在读取操作和写入操作中与存储器件1210交换数据DATA。存储器控制器1220可以通过向存储器件1210发送命令信号CMD来向存储器件1210提供命令信号CMD(例如，激活命令ACT、预充电命令PCG、读取命令RD、写入命令WT或刷新命令REF)。当将激活命令ACT输入到存储器件1210时，存储器控制器1220可以发送用于选择在存储器件1210中要被激活的字线和单元块的地址ADD。存储器控制器1220可以将刷新命令REF周期性地发送到存储器件1210。刷新命令REF可以包括正常刷新命令NREF和目标刷新命令TREF。

存储器件1210可以是例如参考图1描述的存储器件。当存储器件1210是图1的存储器件100时，随机采样电路124可以在随机时间点对与激活命令ACT相对应的输入地址IADD进行采样，以产生采样地址SAM_ADD。目标地址发生电路130可以包括多个地址储存电路210，其适于将采样地址SAM_ADD储存为锁存地址LADD。当目标刷新命令TREF被激活k次时，其中k大于0，目标地址发生电路130可以将采样地址SAM_ADD作为锁存地址LADD储存在地址储存电路210之中的第k地址储存电路中，同时输出储存在第(k-1)地址储存电路中的锁存地址LADD作为目标地址TADD。此时，当采样地址SAM_ADD与储存在地址储存电路210中的锁存地址LADD中的任意一个相同时，目标地址发生电路130可以管理/控制不将采样地址SAM_ADD储存在地址储存电路210中。

如上所述，当采样地址SAM_ADD与锁存地址LADD中的任意一个重复时，存储系统1200可以管理随机采样的采样地址SAM_ADD不被储存在地址储存电路中，并且可以使用地址储存电路中的锁存地址LADD来执行目标刷新。因此，可以通过防止根据重复的地址而执行不必要的刷新操作来提高目标刷新操作的效率。

尽管已经关于各种实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。例如，可以根据输入信号的极性而以不同的位置和类型实现上述实施例中示出的逻辑门和晶体管。