具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。

在本发明的至少一个实施例中提供了一种可以不考虑衬底的晶格失配问题并且制备出高电子迁移率和功耗低的化合物半导体材料膜的解决方案。

此处需要说明的是，正是基于本发明得到上述解决方案才使得可以在Cu基底上制备出3D霍尔磁传感器。

如图1所示，本发明的一个实施例所述的3D霍尔磁传感器100包括3D框架结构90和位于3D框架结构90的三个彼此正交的表面上的3颗霍尔元件芯片31、32、33。3D框架结构90至少包括三个彼此正交连接的表面，此处为了描述简便，分别成为X面、Y面和Z面(在图中标示出X面、Y面和Z面)。所述3D框架结构90还包括在Z面向外延伸的引脚区11(参见图2A)中的引脚13，相对地也可以将3颗霍尔元件芯片所在的X面、Y面和Z面所在的区域称为霍尔功能区12。

X面、Y面和Z面中的任一个霍尔元件芯片31、32、33都包括基板10、粘结层20、磁感应部30和电极部40(结合图2G所示)；可选地还可以包括保护层。

所述基板10可以是Cu基板、柔性基板或任何类似的材料制成的可弯折的基板。基板10的厚度为0.1-0.3mm，用作3D框架结构90的框架原始板材。该基板10包括引脚区11和霍尔功能区12。

该粘结层20可以包括聚酰亚胺或环氧树脂等任何合适的粘结剂材料。

所述磁感应部30通过粘结层20键合到基板10上，并且包括InSb、GaAs、InAs、InGaAs或InGaP等任何合适的半导体薄膜材料。可选地，磁感应部30一般与基板10处于互不导通的电绝缘状态。磁感应部30的横截面其俯视图为十字形状。

如图1所示，由于Y面和Z面是在磁感应部30形成在基板10的X面所在的表面上之后冲压基板之后形成的，所以X面、Y面和Z面彼此正交并且磁感应部30设置在它们所围成的结构的内表面上。

3颗霍尔元件芯片31、32、33的磁感应部30的输入电极并联连接，在引脚区11通过8个引脚或12个引脚与外部连接。

在本发明的一个示例中，通过以下方式来获得磁感应部30以实现制造的化合物半导体霍尔元件具有迁移率高、方块电阻大以及厚度合适的优点。

结合图2B所示，在半导体单晶衬底60上外延生长化合物半导体材料膜70，其中所述化合物半导体材料膜70包括最先生长出来的质量较差的第一部分71和随后生长的质量较好的第二部分72。此处，需要说明的第一部分71和第二部分72没有如图所示的清晰的界面，仅是为了后续的描述便利，才将它们人为地区分成两部分。

结合图2C，化合物半导体材料膜70的第二部分72和/或基板10上涂覆粘结层20并且通过粘结层20与基板10键合在一起。

结合图2C-2F，移除半导体单晶衬底60和化合物半导体材料膜70的第一部分71，并且采用图形化工艺来形成所述磁感应部30。

具体的工艺步骤可以参见下述的图2A-2K所示的流程图，在此不再累述。

因此，通过上述工艺制备的仅移除半导体单晶衬底60的磁感应部30的迁移率大于40000cm²/Vs，并且厚度为500nm-10微米。优选地，同时移除半导体单晶衬底60和一部分化合物半导体材料膜71的所述磁感应部30的迁移率大于50000cm²/Vs并且小于78000cm²/Vs，并且通过蚀刻磁感应部的厚度至10nm-9微米，可选择性增大方块电阻至目标值。

如前所述，本发明中通过蚀刻掉在半导体单晶衬底60上生长出来的质量较差的化合物半导体材料膜70的第一部分71，因此可以使得化合物半导体材料膜70的迁移率至少大于50000cm²/Vs，优选地大于60000cm²/Vs。综上，本发明的方法可以兼顾化合物半导体材料膜70的厚度和方块电阻来选择具有合适迁移率和厚度的化合物半导体材料膜70，因此不但工艺简单、成本低而且提供了解决迁移率和方块电阻之间的相对矛盾的方案。

在一个可选的实施例中，设置保护层覆盖所述磁感应部30和粘结层20的全部，但至少暴露出电极部40的一部分。所述保护层包括氮化硅膜、氧化硅膜、氧化铝膜、氮氧化硅膜、环氧树脂、硅胶、二氧化硅和聚酰亚胺膜中的任一种。

参见图2A-2K，示出了根据本发明实施例所述的3D霍尔磁传感器100的制造流程图。

具体地，如图2A所示，在基板10的霍尔功能区12上设置3个霍尔元件芯片，它们所在的区域成为Pad区域，由虚线示意性地示出。基板10还设置有设置连接3个霍尔元件芯片的引线的引脚区11。

参见图2B，在半导体单晶衬底60上采用外延方式(例如MOCVD或MBE)生长化合物半导体材料膜70，该化合物半导体材料膜70包括质量较差的第一部分71和质量较好的第二部分72。在一个示例中，半导体单晶衬底可以采用GaAs、InP、GaN、Si等任何合适的单晶衬底。化合物半导体材料膜可以包括由In、Sb、As、Ga和P等构成的二元、三元、四元材料，例如GaAs、InAs、InSb、InGaAs、InGaP、InGaAsP等材料，优选地InSb膜。

以下将以InSb为例进行示例说明。在一个示例中，化合物半导体材料膜70的厚度在10nm-10微米之间，优选地500nm-3微米之间，更优选地800nm-2微米。以InSb膜为例，其迁移率大于40000cm²/Vs，优选地大于50000cm²/Vs，更优选地大于60000cm²/Vs。

如图2C所示，基板10的霍尔功能区12和/或化合物半导体材料膜70上涂覆粘结剂以形成一层粘结层20。在一个示例中，采用涂覆或刮胶的方式将聚酰亚胺或环氧树脂等粘结剂涂覆到化合物半导体材料膜70或霍尔功能区12上。随后，通过该粘结层20将化合物半导体材料膜70与基板10的霍尔功能区12面对面键合在一起，所述基板10包括Cu基板或任何其他合适的材料基板，Cu基板的厚度为0.1-0.3mm。

在一个示例中，将粘结剂旋涂到基板10上，并且通过光刻以及显影等方式将引脚区11的粘结剂去除干净，并保留在霍尔功能区12上的粘结剂，从而便于后续与相适配的化合物半导体材料膜70键合连接。

如图2D所示，选择性移除半导体单晶衬底60以暴露出化合物半导体材料膜70的背面，即暴露出化合物半导体材料膜70的第一部分71。在一个示例中，可以采用机械研磨或化学腐蚀的方式。此处所述的机械研磨可以是传统的半导体研磨设备，化学腐蚀溶液可以采用磷酸和双氧水混合溶液，或者盐酸溶液。本领域技术人员可以理解，此处的机械研磨或化学腐蚀可以采用本领域中已知的其它可替代方式。

在一个示例中，先通过物理研磨工艺将半导体单晶衬底60减薄至50μm-100μm后，再使用化学腐蚀溶液浸泡半导体单晶衬底60以彻底除去半导体单晶衬底材料，露出化合物半导体材料膜70。

如图2E所示，去除掉暴露出的化合物半导体材料膜70的第一部分71，以留下高质量的化合物半导体材料膜70的第二部分72。在一个示例中，可以采用干法或湿法刻蚀的方式将暴露出的化合物半导体材料膜70的第一部分71去除掉，即将之前在半导体单晶衬底60上先生长出的第一部分71移除掉，该第一部分71由于晶格失配而导致质量较差，因此可以保留住高质量(例如高迁移率)的化合物半导体材料膜70的第二部分72。此处所述的干法刻蚀可以是离子束刻蚀等，而湿法刻蚀可以是采用任何合适的溶液进行刻蚀。

本领域技术人员应当理解，采用本发明所述的方式可以根据器件的设计要求来选择化合物半导体材料膜70的迁移率和厚度，从而对于化合物半导体材料膜70的迁移率和厚度提供了很大的选择柔性，从而可以同时获得迁移率较高并且厚度较薄(较高的方块电阻)的化合物半导体材料膜70。

如图2F所示，图形化蚀刻后的化合物半导体材料膜70的第二部分72，从而形成磁感应部30。在一个示例中，可以采用光刻的方式制备出化合物半导体霍尔元件的磁感应部30的台面图形，具体地，采用干法或湿法刻蚀的方式去除未被光刻胶防护的区域，从而形成化合物半导体霍尔元件的台面图形。此处所述的化合物半导体霍尔元件的台面图形可以是台阶形状，或者其俯视图是矩形或十字形状。

在一个示例中，以光刻工艺来形成磁感应部。首先采用光刻工艺，通过涂覆光致抗蚀剂材料以及曝光和显影，形成覆盖化合物半导体材料膜70的第二部分72的光致抗蚀剂图案。然后，以该图案作为掩模，采用湿法或干法工艺，去除化合物半导体材料膜70的第二部分72未被光致抗蚀剂图案遮蔽的区域。最后，去除光致抗蚀剂图案。由此，形成例如十字形状的磁感应部30。

如图2G所示，在磁感应部30的四个角处制备电极部40。在一个示例中，首先采用电子束蒸发或磁控溅射等沉积方式形成金属电极层，金属电极层的材料可以包括Au、Ge、Ni、Ti、Cr、Cu或它们的合金等；然后采用剥离或蚀刻的方式由金属电极层来形成电极部40；可选地对所述电极部40进行退火工艺，从而在电极部40和磁感应部30之间形成更好的欧姆接触。

可以采用金属lift off(剥离)方式或者蚀刻的方式在磁感应部30的四周形成形成欧姆接触的电极部40。以热蒸发、电子束蒸发、溅射电镀或者化学镀等方式制备，从而形成四个电极部40。

在一些示例中，首先采用光刻工艺，通过涂覆光致抗蚀剂材料及曝光和显影工艺，形成暴露磁感应部端部的光致抗蚀剂图案。然后，以该图案为掩模，沉积金属电极材料层，采用金属剥离工艺剥离光致抗蚀剂图案以及其上的金属电极材料层，得到覆盖磁感应部30端部的电极部40。

在另一些示例中，首先沉积金属电极层，然后采用光刻工艺，通过涂覆光致抗蚀剂材料以及曝光和显影工艺，形成覆盖磁感应部30端部的光致抗蚀剂图案，然后以该图案作为掩模，采用蚀刻工艺剥离光致抗蚀剂材料，去除通过该抗蚀剂图案暴露的金属电极层部分，得到覆盖磁感应部30端部的电极部40。

当然，本领域技术人员可以根据期望设置电极部的形状和高度，而不限于图示的情形，例如可以将电极部的形状设置成方形、圆形、椭圆形、台阶形或梯形等。

由此，参见图2H，在霍尔功能区12的三个Pad位置同时形成3个磁感应部30的金属电极部40，并且在三个Pad位置和引脚区11的基板10上形成电极引线34，该3个磁感应部30的金属电极部40与电极引线34通过金属蒸镀工艺形成(5-10微米)，减少了工序复杂程度并且降低了成本。

如图2H所示，在基板10上的磁感应部30和电极部40的至少一部分表面(例如整个表面)上制备一层保护层50，并在电极引线34的路径上开口35，为后续打线预留开口。

在一个示例中，通过在基板10的整个面上旋涂粘结剂来形成保护层50。保护层50可以防止磁感应部30在后续制程工艺中受损，同时阻止水汽、杂质粒子等进入磁感应部30。所述保护层50包括氮化硅膜、氧化硅膜、氧化铝膜、氮氧化硅膜、环氧树脂、硅胶、二氧化硅和聚酰亚胺膜中的任一种。可以通过等离子体增强化学气相沉积(PECVD)、溅射或其他常规成膜方式，利用光致抗蚀剂图案作为掩模，形成在磁感应部30上和电极部40的暴露区域之外的部分上，从而获得了图1所示的高灵敏度且功耗低的化合物半导体霍尔元件芯片。

参见图2I，使用冲切方式将基板10切割成所需的框架形状，并通过机械成型(例如弯折)将霍尔功能区12的基板10形成XYZ三个面，3颗霍尔元件芯片31、32、33分别位于XYZ三个面上。由于基板10的材质是金属或Cu、柔性基板，所以它们和粘结剂的延展性都十分良好，因此在冲切和机械成型的过程中，不会导致霍尔元件芯片31、32、33的电路断路情况。

参见图2J和2K，在多个开口35处进行打线连接，将3颗霍尔元件芯片31、32、33的8个输入电极并联在一起，然后直接进行环氧树脂注塑，并且对引脚区进行切筋电镀后形成所述的3D霍尔磁感应器。

需要说明的是，为了示意说明，图2K仅示出了霍尔功能区12，并未示出注塑封装后的封装体。

采用本发明图2A-2K的实施例制备3D霍尔磁感应器100，如果磁感应部30的所述化合物半导体材料膜是由InSb材料制成时，该化合物半导体材料膜的迁移率可以超过60000cm²/Vs，同时，该化合物半导体材料膜的方块电阻可以设计成想要的数值，从而最终能够获得高灵敏度、低功耗的InSb化合物半导体霍尔元件。

综上，本发明实施例通过将化合物半导体薄膜转移至Cu基板或其他可弯折的基板上后完成霍尔元件的制作及相应的电路布置，再制作3D框架并将布置在3个正交方向上的3颗霍尔元件打线连接后直接注塑，大幅改善原先磁场感应集成化弱及工艺复杂问题，将3个不同方向上的霍尔元件芯片集成于一个塑封体中，可适用于空间更小应用领域。

虽然本总体发明构思的一些实施例已被显示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本发明的范围以权利要求和它们的等同物限定。