具体实施方式

本领域普通技术人员将认识到，本发明的以下描述仅是示例性的而非以任何方式进行限制。本发明的其他实施方案将易于向本领域技术人员提出。

现在参见图2，示意图示出了根据本发明的方面的存储器单元50的交叉耦合的锁存器部分(在虚线52内)的实施方案。存储器单元50的锁存器部分52类似于图1的存储器单元10的锁存器部分12，并且两个电路中的类似元件将使用相同的附图标记来指代。

在图2的存储器单元50的交叉耦合的锁存器部分52中，第一p沟道晶体管14和第一p沟道偏置晶体管16串联耦合在第一电压供应节点VDD(18)和第一输出节点20(表示为Out)之间。第一n沟道晶体管22和第一n沟道偏置晶体管24串联耦合在第二电压供应节点V_SS(26)和第一输出节点20之间。第一p沟道晶体管14和第一n沟道晶体管22的栅极连接在一起。第一p沟道偏置晶体管16的栅极连接到P偏置电压源28，并且第一n沟道偏置晶体管24的栅极连接到N偏置电压源30。

第二p沟道晶体管32和第二p沟道偏置晶体管34串联耦合在电压供应节点V_DD(18)和第二输出节点36(表示为Out！)之间。第二n沟道晶体管38和第二n沟道偏置晶体管40串联耦合在电压供应节点V_SS(26)和第二输出节点36之间。第二p沟道晶体管32和第二n沟道晶体管38的栅极连接在一起。第二p沟道偏置晶体管34的栅极连接到P偏置电压源28，并且第二n沟道偏置晶体管40的栅极连接到N偏置电压源30。

第一输出节点20通过串联连接的一对电阻式随机存取存储器(ReRAM)装置54和56连接到第二p沟道晶体管32和第二n沟道晶体管38的栅极的公共连接。

ReRAM装置54和56是“原始的”ReRAM装置，如上文关于ReRAM装置42所述。ReRAM装置54和56的极性不是关键性的，但是当它们面对面(它们的离子源区背向彼此)或背靠背(它们的离子源区面向彼此)取向时，它们占据最小布局面积。如下面将进一步描述的，ReRAM装置54和56是竖直电阻器的特定实施方案。

第二输出节点36连接到第一p沟道晶体管14和第一n沟道晶体管22的栅极的公共连接。输出节点与相对的p沟道晶体管和n沟道晶体管的栅极之间的连接在本领域中被熟知为交叉耦合，并且导致输出节点20、36中的一者处于低逻辑状态，而另一个输出节点20、36处于高逻辑状态。交叉耦合迫使每个输出节点控制相对的p沟道晶体管和n沟道晶体管的栅极，从而导致存储器单元10的交叉耦合的锁存器部分12的稳定状态。第一和第二p沟道和n沟道偏置晶体管16、34、24、40控制允许流过存储器单元10的交叉耦合的锁存器部分12的第一和第二p沟道和n沟道晶体管14、22、32、38的电流的量。

选择晶体管44用于将第一输出节点20耦合到位线46以从存储器单元10的锁存器部分12读取和向其写入。选择晶体管44被示出为n沟道晶体管，但也可为p沟道晶体管。位线46与此类存储器单元的阵列的列中的所有存储器单元相关联。选择晶体管44的栅极连接到字线48。字线48与此类存储器单元的阵列的行中的所有存储器单元相关联。本领域的普通技术人员将会理解，存储器单元50的存储器阵列中位线46和字线48的行和列布置在本领域中是惯常的，但可以是相反的。

本领域的普通技术人员将会理解，第一输出节点20和第二输出节点36中的一者或两者可用于控制电路节点，诸如开关晶体管，用于配置用户可编程集成电路的电路节点或需要被提供预定逻辑电平的诸如查找表(LUT)的逻辑元件的输入之间的可编程连接。存储器单元50和这些连接的此类用途是本领域普通技术人员熟知的，因此未示出以避免使本公开过度复杂化。

本发明的存储器单元50提供增强的SEU保护。具体地讲，如果第一输出节点20处于高状态并且颗粒撞击瞬时将其下拉，则原始的ReRAM装置54和56的高电阻、它们的电容以及第二n沟道晶体管32和第二p沟道晶体管38的栅极的电容的组合提供足够长的RC时间延迟(长于瞬态的持续时间)以防止第二n沟道晶体管32和第二p沟道晶体管38的栅极处的电压下降得足够快以在瞬时瞬态期间(通常在大约1nS至10ns之间)接通第二p沟道晶体管32并关断第二n沟道晶体管38。串联连接的一对原始的ReRAM装置和栅极电容的典型RC时间常数为约1μS。在瞬态期间，该RC时间延迟将栅极晶体管14和22馈电节点20保持在其在瞬态之前所处的状态，以防止存储器单元50中的交叉耦合的锁存器部分12改变状态。因此，利用串联连接的一对原始的ReRAM装置54和56，防止存储器单元50在其高状态下受到颗粒撞击。本领域技术人员将认识到，将存储器单元50擦除到低状态将需要比在不存在串联连接的一对原始的ReRAM装置54和56的情况下所需的脉冲更长的脉冲，然而存储器单元50不经常被重新编程或擦除，因此这不是问题。

两个串联连接的ReRAM装置54和56允许抵抗ReRAM装置短路的冗余，并且还在不降低SRAM速度的情况下收紧ReRAM阻抗扩展。使用两个串联连接的ReRAM装置54和56的背靠背连接消除了任何ReRAM装置干扰条件。因此，该存储器单元50提供稳健的SEU抗扰解决方案。

现在参见图3，示意图示出了根据本发明的方面的存储器单元60的锁存器部分62的替代实施方案。存储器单元60类似于图2的存储器单元50，并且两个实施方案中的类似元件将使用相同的附图标记来表示。

图3的存储器单元60与图2的存储器单元50之间的差异在于，与交叉耦合的锁存器部分52相比，在交叉耦合的锁存器部分62中采用附加的串联连接的一对原始的ReRAM装置64和66。如下面将进一步描述的，ReRAM装置64和66是竖直电阻器的特定实施方案。如在图2的存储器单元50中那样，在图3的存储器单元60中，第一输出节点20通过串联连接的第一对原始的ReRAM装置54和56连接到第二p沟道晶体管32和第二n沟道晶体管38的栅极的公共连接。在图3的实施方案中，第二输出节点36还通过串联连接的第二对原始的ReRAM装置64和66连接到第一p沟道晶体管14和第一n沟道晶体管22的栅极的公共连接。

本领域的普通技术人员将容易理解，图3的实施方案中的两对串联连接的原始的ReRAM装置54和56以及64和66以与图2的实施方案中的单对串联连接的原始的ReRAM装置54和56完全相同的方式起作用。在图3的实施方案中使用两对串联连接的原始的ReRAM装置54和56以及64和66提供附加冗余，以防ReRAM装置54、56、64和66中的一个或两个由于制造缺陷而短路。此外，使用附加的原始的ReRAM装置64和66提供来自两个输出节点Out 20和Out！36的对称故障恢复。

在不能容忍瞬态(例如，控制时钟信号的路由路径)的一些应用中，可以从原始的ReRAM装置(56或64)中的一者和其驱动的交叉耦合锁存器部分62中的晶体管(32和38或14和22)的栅极共用的节点获取过滤后的输出。该节点是高阻抗输出节点，但具有比输出节点20和36更大的瞬态抗扰性。

现在参见图4，示意图示出了根据本发明的方面的包括交叉耦合的锁存器部分72的SEU稳定的存储器单元70的另一替代实施方案。图4的存储器单元70与图2的存储器单元50之间的差异在于，交叉耦合的锁存器部分72的第一输出节点20通过串联连接的一对竖直电阻器74和76(其如上所述可体现为原始的ReRAM装置或竖直电阻器的其他实施方案)连接到第二p沟道晶体管32和第二n沟道晶体管38的栅极的公共连接。

竖直电阻器74和76是在半导体制造工艺期间由连续层形成的高电阻值电阻器。竖直电阻器通常具有在约1MΩ至约1GΩ范围内的电阻。如本文将公开的，竖直电阻器74和76可采用若干形式中的任一种。设想用于本发明的竖直电阻器的示例在图9至图11中示出。用于指定竖直电阻器的附图标号74和76处的符号将用于指定竖直电阻器所采取的若干形式中的全部。本文将公开竖直电阻器74和76在向存储器单元70提供辐射公差方面的操作。

串联连接的一对竖直电阻器74和76稳定存储器单元70以防止来自辐射的瞬态脉冲，如上文关于交叉耦合的锁存器部分52的ReRAM装置54、56所述。在现有技术交叉耦合的锁存器存储器单元中，颗粒撞击可引起瞬态，该瞬态将下拉输出节点20和36中的保持在高逻辑电平下的一者，因为其p沟道晶体管接通并且其n沟道晶体管从互补输出节点处的低逻辑电平关断。由颗粒撞击下拉的高输出节点直接耦合到与保持为低的互补输出节点串联耦合的p沟道晶体管和n沟道晶体管两者的栅极，该动作趋于接通p沟道晶体管并关断与保持为低的输出节点串联耦合的n沟道晶体管。由于输出节点与晶体管的栅极的交叉耦合，存储器单元的状态可容易地翻转到错误状态。

在本发明的存储器单元70中，如果第一输出节点20处于高状态并且颗粒撞击瞬时将其下拉，则串联连接的一对竖直电阻器74和76的高电阻、它们的电容以及第二n沟道晶体管32和第二p沟道晶体管38的栅极的电容的组合提供足够长的RC时间延迟(长于瞬态的持续时间)，以防止第二n沟道晶体管32和第二p沟道晶体管38的栅极处的电压在瞬态降低第一输出节点20处的电压(通常介于约1nS和10nS之间)的时间期间足够快地下降以接通第二p沟道晶体管32并关断第二n沟道晶体管38。根据本发明的竖直电阻器(具有约1M欧姆至大于约1G欧姆数量级的典型电阻)和栅极电容的典型RC时间常数为约1μS，从而防止输出节点在瞬态持续时间期间改变状态。因此，存储器单元70受到与串联连接的一对竖直电阻器74和76的颗粒撞击的保护。本领域的技术人员将认识到，将存储器单元70擦除到低状态将需要比在不存在串联连接的一对竖直电阻器74和76的情况下所需的脉冲更长的脉冲，然而存储器单元70不被频繁地重新编程或擦除，因此这不是所关注的。

现在参见图5，示意图示出了根据本发明的方面的包括交叉耦合的锁存器部分82的SEU稳定的存储器单元80的另一替代实施方案。存储器单元80类似于图4的存储器单元70，并且两个实施方案中的类似元件将使用相同的附图标号来指代。

图5的存储器单元80与图4的存储器单元70之间的差异是在交叉耦合的锁存器82中采用附加的串联连接的一对竖直电阻器84和86。如在图4的存储器单元70中那样，在图5的存储器单元80中，第一输出节点20通过串联连接的第一对竖直电阻器74和76连接到第二p沟道晶体管32和第二n沟道晶体管38的栅极的公共连接。在图5的实施方案中，第二输出节点36还通过串联连接的第二对竖直电阻器84和86连接到第一p沟道晶体管14和第一n沟道晶体管22的栅极的公共连接。SEU保护机制与关于图4所讨论的相同，但也延伸到第二输出节点36。

来自存储器单元50、60、70和80的输出可从输出节点20或从输出节点36获取，并且不要求两个输出节点在存储器单元之外可用。已经进行了本公开，示出了连接到输出节点20的选择晶体管44，但是本领域技术人员将容易理解，在本发明的一些实施方案中，选择晶体管44可以被配置为将位线46耦合到输出节点36。

现在参见图6，示意图示出了基于ReRAM的可编程只读存储器(PROM)单元90，其可以与本发明的存储器单元的交叉耦合的锁存器部分结合使用。根据本发明的一个方面，本发明的任何存储器单元的交叉耦合的锁存器部分12的第一输出节点20或第二输出节点36可以耦合到基于ReRAM的PROM单元90，该基于ReRAM的PROM单元包括通过PROM选择晶体管94耦合到输出节点20(或36)的ReRAM装置92。PROM选择晶体管94被示出为p沟道晶体管，但也可为n沟道晶体管。ReRAM装置92还耦合到偏置电压源VB(96)。P沟道PROM选择晶体管94的栅极耦合到附图标号98所示的PROM字线。

基于ReRAM的PROM单元90可用于在本文所公开的电路条件下初始化存储器单元的交叉耦合的锁存器部分52、62、72和82。因此，对于每个交叉耦合的锁存器部分52、62、72和82，存在相关联的基于ReRAM的PROM单元90。如下文将进一步描述的，该布置允许将数据从相关联的基于ReRAM的PROM单元90加载到交叉耦合的锁存器52、62、72和82中，同时优选地进一步在相关联的基于ReRAM的PROM单元90发生故障的情况下提供将数据直接写入交叉耦合的锁存器部分52、62、72和82中的能力。

在本发明的存储器单元50、60、70或80的“正常操作”期间(意味着当相应交叉耦合的锁存器部分52、62、72或82用于控制集成电路中的一个或多个电路节点时，与存储器单元50、60、70或80的编程或擦除操作不同)，优选的是为V_DD电压节点18提供具有大于约10KΩ的输出阻抗的电压源。通过低阻抗电压源将1.5V连接到晶体管14和32的P+源极是危险的，因为这可导致SCR锁存。本领域的普通技术人员将会知道，寄生PNPN双极器件由向p沟道晶体管14和32供电的p+触点、形成它们的n阱、包含n沟道晶体管的任何相邻p阱以及形成p阱中n沟道晶体管的源极或漏极的n+区形成。该n+区通常接地。颗粒撞击瞬时正向偏置向p沟道晶体管供电的p+触点与形成该p沟道晶体管的n阱之间的结，该n阱通常在V_DD下偏置，具有导致这些寄生双极晶体管SCR锁存的电势。由于需要两个Vbe或约1V来引起锁存，因此如果V_DD小于1V，则可忽略该锁存。通常需要约1mA的电流来维持锁存，以便保持阱中的电压降。因此，根据本发明的一个方面，在V_DD电源提供大于约1V的情况下，优选的是以大于约1KΩ、优选地约10KΩ的阻抗施加V_DD电压以提供合理的裕度，其中阻抗提供足以防止锁存的电压降。这可用电阻器或晶体管、优选n沟道晶体管来完成。

图7是电路100的示意图，其示出了使用n沟道晶体管102来提供此类高阻抗电压源。在期望V_DD为1.5V的实施方案中，n沟道晶体管102的漏极104由1.5V电压源驱动，n沟道晶体管102的栅极106由1.9V的电压驱动，并且n沟道晶体管102的源极108用作存储器单元50的V_DD电压供应节点18。优选的是，使用被配置为提供上述所需阻抗的n沟道晶体管102，而不是p沟道晶体管，即使p沟道晶体管在被配置为源极跟随器时可提供恒定电流。使用偏置在地之上在半导体衬底中形成的n沟道晶体管102防止电路经历SCR锁存动作。

图2、图3、图4和图5的SEU稳定的存储器单元特别适合用作配置存储器单元以配置诸如FPGA的用户可编程集成电路中的电路功能和互连路径。在此类应用中，输出节点Out或Out！20或36驱动开关晶体管110(示出为n沟道晶体管)，如图8所示，其中开关晶体管110的栅极112示出为连接到图2、图3、图4和图5中的一者的SEU稳定的存储器单元50、60、70或80中的一者的Out节点20。开关晶体管110的漏极114和源极116形成可配置电路路径，该可配置电路路径在SEU稳定的存储器单元的输出节点处于高逻辑状态时进行连接。

现在参见图9，电压表显示了在各种操作模式期间施加至本发明的SEU稳定的存储器单元的代表性电压。图9的电压表的第一行示出了在正常操作模式期间(即，当单元用于控制开关晶体管时)施加的示例性电压。在图9的电压表中，使用的V_DD电源电压是1.5V。

在本发明的存储器单元的正常操作期间，高阻抗1.5V电压源耦合到V_DD节点16，并且V_SS节点24处于0V。阵列中的存储器单元的位线46被偏置成0.8V，存储器单元的公共字线48被偏置成0V，存储器单元的公共P偏置线28和N偏置线30被偏置成0.8V。在操作模式期间，这将通过该示例性实施方案中的存储器单元的两侧的电流电平设定为约50μA。该电流电平防止在读取操作期间对存储器单元的状态的任何干扰，并且将所有字线选择晶体管44上的Vds限制为最大0.8V。

与存储器单元关联的基于ReRAM的PROM单元90的VB节点96被偏置为0.8V，控制p沟道PROM选择晶体管94的栅极的PROM字线98被偏置为1.5V。在这些条件下，选择晶体管44存储器单元关断。存储器单元的PROM选择晶体管94在其栅极上具有1.5V，并且还被关断，从而将PROM ReRAM装置92与存储器单元中的交叉耦合的锁存器部分12的第一输出节点20断开。

图9的电压表的第二行示出了根据本发明的方面的施加的对基于PROM的ReRAM单元90的所选ReRAM装置92进行编程的示例性电压，所选ReRAM装置与此类存储器单元的阵列的所选行中的存储器单元相关联。

行中的特定存储器单元的ReRAM装置92将被编程，即，设置为其低阻抗状态，而所选行中的其他存储器单元中的其他ReRAM装置92将不被编程，而是保持其先前状态。

因此，V_DD节点18以高阻抗提供有1V，并且V_SS节点26提供有1V。将包含待编程的ReRAM装置92的行共用的字线48偏置在1.3V处以控制编程电流。这接通了所选行中所有存储器单元的选择晶体管44。将包含待编程的ReRAM装置92的行共用的PROM字线98偏置在-0.8V，从而接通该行中的PROM选择晶体管94。阵列中的一个或多个存储器单元共用的VB线96(取决于设计者的架构偏好)被偏置为1.8V。包含待编程的ReRAM装置92的行共用的P偏置线28被偏置在1.8V，从而关断所选行中的所有p沟道偏置晶体管16和34。包含待编程的ReRAM装置92的行共用的N偏置线30被偏置在0V，从而关断所选行中的所有n沟道偏置晶体管24和40。在V_DD和V_SS均设置为相同电压(1V)并且所有p沟道偏置晶体管和n沟道偏置晶体管关断的情况下，禁用所选行中的存储器单元的交叉耦合锁存器12。待编程的行中的存储器单元的交叉耦合锁存器12中的第一输出节点20处的电压随着编程过程进行而改变。

如果包含待编程的ReRAM装置92的列中的位线46被设置为0V，则该电压被置于包含待编程的ReRAM装置92的存储器单元的锁存器部分12的第一输出节点20上。这将1.8V置于ReRAM装置92上(在VB 96处的1.8V，和0V，从位线46通过选择晶体管44和PROM选择晶体管94。这使得ReRAM装置92汲取电流，从而将其编程为低阻抗状态。随着ReRAM装置92的电阻减小，当ReRAM装置92达到其最低电阻状态时，存储器单元的输出节点20处的电压朝向1.8V上升。

如果包含不被编程的ReRAM装置92的列中的位线46被设置为1.8V，则该电压被置于包含不被编程的ReRAM装置92的存储器单元的锁存器部分12的第一输出节点20上。这在ReRAM装置92上放置零伏(在VB处为1.8V，并且在第一输出节点20处为1.8V)，这防止其被编程或擦除。

图9的电压表的第三行示出了根据本发明的方面的施加到此类存储器单元的阵列的未选择行中的存储器单元的示例性电压，以防止未选择行中的任何ReRAM装置92的编程。

在存储器单元的未选择行中，施加到各种电路节点的所有电压电势与图9的电压表的第二行所示的相同，但有两个例外。未选择行共用的PROM字线98被偏置在1.8V。这关断了未选择行中的所有p沟道PROM选择晶体管94。施加于字线48的0V关断未选择行中的所有n沟道选择晶体管44，使未选择行中的存储器单元的所有交叉耦合的锁存器部分的第一输出节点20浮置。未在未选择行中的任何ReRAM装置92上施加电压电势，并且因此防止未选择行中的任何ReRAM装置92的编程或擦除。

图9的电压表的第四行示出了根据本发明的方面的施加以擦除与此类存储器单元的阵列的所选行中的存储器单元相关联的所选ReRAM装置92的示例性电压。

V_DD节点18以高阻抗提供有1V，并且V_SS节点26提供有1V。将包含待擦除的ReRAM装置92的行共用的字线48偏置成2.5V。连接到待擦除的ReRAM装置92的VB线96被偏置在0V。将包含待擦除的ReRAM装置92的行共用的P偏置线28偏置在1.8V，从而关断该行中的所有p沟道偏置晶体管16和34。将包含待擦除的ReRAM装置92的行共用的N偏置线30偏置在0V，从而关断该行中的所有n沟道偏置晶体管24和36。在V_DD和V_SS均设置为相同电压(1V)并且所有p沟道偏置晶体管和n沟道偏置晶体管关断的情况下，存储器单元的所有交叉耦合锁存器12被禁用。

将包含待擦除的ReRAM装置92的行共用的字线48偏置成2.5V。包含待擦除的ReRAM装置92的行共用的PROM字线98被偏置在0.5V。在这些条件下，所选行中的选择晶体管44被接通，PROM选择晶体管98被耦合到所选行中的ReRAM装置92。

将包含ReRAM装置92的列中的位线46设置为1.8V，该电压被置于与待擦除的ReRAM装置92相关联的存储器单元的锁存器部分52、62、72或82的第一输出节点20上。这将1.8V放置在待擦除的ReRAM装置92上(响应于通过选择晶体管44的位线44，VB处为0V并且第一输出节点20处为1.8V)。这使得ReRAM装置92汲取电流，从而擦除电流。随着ReRAM装置92的电阻增加，与ReRAM装置92相关联的存储器单元的输出节点20处的电压从VB节点96处的0V上升，随着ReRAM装置92达到其最高电阻状态并停止汲取可测量的电流，最终达到1.8V。本领域的普通技术人员将理解，该擦除电压的极性与施加用于编程的电压的极性相反，如图9的表的第二行所示。

将包含ReRAM装置92的列中的位线46设置为0V，该电压通过其选择晶体管44被置于存储器单元的锁存器部分52、62、72或82的第一输出节点20上。这在ReRAM装置92上放置零伏(在VB处为0V并且在第一输出节点20处为0V)，这防止其被擦除。

图9的电压表的第五行示出了根据本发明的方面的施加到此类存储器单元的阵列的未选择行中的存储器单元的示例性电压，以防止未选择行中的任何ReRAM装置92的擦除。

在存储器单元的未选择行中，施加到各种电路节点的所有电压电势与图9的表的第四行所示的相同，但有两个例外。未选择行共用的PROM字线98被偏置在1.8V。这关断了未选择行中的所有PROM选择晶体管94。应用于字线48的0V关断未选择行中的所有n沟道选择晶体管44，从而使未选择行中的所有锁存器部分52、62、72或82的第一输出节点20浮置。这导致没有电压电势施加在未选择行中的任何ReRAM装置92上，并且防止未选择行中的任何ReRAM装置92的擦除。

图9的电压表的第六行示出了施加到此类存储器单元的阵列的所选行中的存储器单元以写入根据本发明的存储器单元中的交叉耦合的锁存器部分的示例性电压，而不参考存储在相关联的基于ReRAM的PROM单元90中的数据。

V_DD节点18以高阻抗提供有0.8V，并且V_SS节点26提供有0V。所选行共用的字线48被偏置在1.5V。所选行共用的PROM字线98被偏置在0.8V。连接到存储器单元的VB线96被偏置在0.8V。所选行共用的P偏置线28被偏置在0.4V。所选行共用的N偏置线28被偏置在0.4V。这允许所选行中的所有p沟道偏置晶体管16和34以及n沟道偏置晶体管24和40通过约1μA的电流。

在这些条件下，接通所选行中的选择晶体管44，并且关断耦合到所选行中的ReRAM装置92的PROM选择晶体管94。

将包含要写入的存储器单元的锁存器部分52、62、72或82的列中的位线46设置为0V，该电压被置于锁存器部分52、62、72或82的第一输出节点20上。第二p沟道晶体管32和第二n沟道晶体管38的栅极处的电压以等于竖直电阻器74和76的电阻的时间常数的延迟下降到0V，这如上所述可以由图2的原始的ReRAM装置54和56以及第二p沟道晶体管32和第二n沟道晶体管38的栅极的组合电容来实现。随着第二p沟道晶体管32和第二n沟道晶体管38的栅极处的电压下降，第二p沟道晶体管32随着第二n沟道晶体管38关断而接通。该动作将第二输出节点36上拉到0.8V，即到V_DD，从而关断第一p沟道晶体管14并接通第一n沟道晶体管22，第一输出节点20下降到零伏，以完成将交叉耦合的锁存器部分12写入逻辑0状态。

如果包含要写入的存储器单元的锁存器部分12的列中的位线46被设定为0.8V，则该电压被置于锁存器部分12的第一输出节点20上。第二p沟道晶体管32和第二n沟道晶体管38的栅极处的电压以等于竖直电阻器74和76的电阻的时间常数的延迟上升到0.8V，如上所述，这可以由原始的ReRAM装置54和56以及第二p沟道晶体管32和第二n沟道晶体管38的栅极的组合电容来实现。随着第二p沟道晶体管32和第二n沟道晶体管38的栅极处的电压升高，第二p沟道晶体管32关断并且第二n沟道晶体管38接通。该动作将第二输出节点36下拉至0V，从而接通第一p沟道晶体管14并关断第一n沟道晶体管22，从而将第一输出节点20上拉至0.8V伏以将存储器单元的交叉耦合的锁存器部分52、62、72或82写入逻辑1状态。

图9的电压表的第七行示出了根据本发明的施加到此类存储器单元的阵列的未选择行中的存储器单元的示例性电压，以禁止写入未选择行中的存储器单元中的交叉耦合的锁存器。

施加到图9的电压表的第七行中的存储器单元的电压与施加到图9的电压表的第六行中的电压相同，不同的是未选择行中的所有存储器单元共用的字线48处的电压被设置为0V。因为选择晶体管44被关断，所以位线46处的电压不传输到存储器单元的锁存器部分12中的任一个的第一输出节点20，从而防止写入未选择行中的交叉耦合的锁存器部分52、62、72或82中的任一个。

图9的电压表的第八行示出了根据本发明的施加到存储器单元以在启动时写入零(即擦除)到阵列的行中的所有存储器单元的锁存器部分12的示例性电压。

为了执行该写入操作，V_DD节点18以高阻抗提供有0.8V，并且V_SS节点26提供有0V。所有位线46被设置为0V。

行共用的字线48被偏置在1.5V，从而接通所有选择晶体管44。行共用的PROM字线98被偏置在0.8V，从而关断所有PROM选择晶体管94。与行相关联的VB线96被偏置在0.8V。行共用的P偏置线28被偏置在0.4V。行共用的N偏置线30被偏置在0.4V。这允许所有p沟道偏置晶体管14和32以及n沟道偏置晶体管22和28通过约1μA的电流。

在位线46位于0V并且选择晶体管44接通的情况下，0V被置于行中的所有锁存器部分12的第一输出节点20上。在来自竖直电阻器74和76的电阻的RC时间延迟之后，第二输出节点36下降到0V，接通p沟道晶体管32并关断n沟道晶体管38，如上文所指出的那样，该RC时间延迟可由原始的ReRAM装置54和56结合p沟道晶体管32和n沟道晶体管38的组合电容来实现。该动作将第二输出节点36上拉到0.8V，关断第一p沟道晶体管14并接通第一n沟道晶体管22，从而将所选行中的存储器单元的所有交叉耦合的锁存器部分12部分写入零逻辑状态。

图9的电压表的第九行示出了施加到存储器单元以将所有行中的所有基于ReRAM的PROM单元90的内容写入存储器单元的交叉耦合的锁存器12的示例性电压。

在执行上文参照图9中的表的第八行所述的所有单元零写入过程之后，现在将所有行中的所有基于ReRAM的PROM单元90的内容写入到其相关联存储器单元的交叉耦合的锁存器12中。V_DD节点18以高阻抗提供有0.8V，以最小化晶体管源极漏极上的应力，并且V_SS节点26提供有0V。位线46被设置为0V。

包含要加载有相关联的基于ReRAM的PROM单元90的内容的存储器单元的行所共用的字线48被偏置在0V，从而关断所有选择晶体管44。行共用的PROM字线98被偏置在0.5V，从而接通该行中的所有PROM选择晶体管94，达到将流过它们的电流限制为大约10μA或将它们两端的电压限制为约0.4V的水平。包含存储器单元的所有行共用的P偏置线28被偏置在0.4V。所有行共用的N偏置线30被偏置在0.4V。这允许所有p沟道偏置晶体管16和34以及所有n沟道偏置晶体管24和40通过约1μA的电流。

在已施加所有这些电压电势之后，连接到待写入的阵列或块中的所有单元的VB线96从0V斜升至0.8V。这使得其PROM ReRAM已被编程为其接通状态的存储器单元中的第一输出节点20处的电压上升。在通过原始的ReRAM装置54和56的延迟之后，第二p沟道晶体管32和第二n沟道晶体管38的公共栅极处的电压上升，关断第二p沟道晶体管32并接通第二n沟道晶体管38，从而下拉第二输出节点36。这将第一p沟道晶体管14和第二n沟道晶体管22的公共栅极处的电压下拉，从而接通第一p沟道晶体管14并关断第一n沟道晶体管22，从而锁存第一输出节点20上的电压以将配置存储器单元编程为逻辑1状态。

PROM ReRAM装置92已被擦除至其关断状态(即，其高阻抗状态)的存储器单元的第一输出节点20处的电压不会从0V改变，因为即使VB线96处的电压上升，PROM ReRAM装置92也被擦除至其关断状态。因此，这些存储器单元保持在逻辑0状态集，如关于第八行所述。

图9的电压表的第十行示出了根据本发明的方面在已经执行参考图9的电压表的第二行公开的写入过程之后施加到存储器单元以验证(读取)多个PROM ReRAM装置92的状态的示例性电压。

V_DD节点18提供有0.8V，任选地处于高阻抗，并且V_SS节点26提供有0V。包含待验证PROM ReRAM装置92状态的存储器单元的行所共用的PROM字线98被偏置在大约0.4V处，从而接通该行中的所有PROM选择晶体管94。与阵列中所选行相关联的VB线96被偏置在0.8V。包含待验证其状态的存储器单元50、60、70或80的行所共用的P偏置线28被偏置在0.8V。包含待验证其状态的存储器单元的行所共用的N偏置线28被偏置在0V。这关断所选行中的所有p沟道偏置晶体管16和34以及n沟道偏置晶体管24和40，使得将不存在来自锁存器部分52、62、72或82的电流以干扰ReRAM状态的读取。此时，阵列中交叉耦合的锁存器52、62、72或82的状态不确定，但稍后将从PROM编程。

位线46被预充电到0.4V，即中点电压，然后与所选行共用的字线48从0V升高到0.8V，从而接通所选行中的字线选择晶体管44。如果单元中的ReRAM被编程，则位线46将朝向VB上的0.8V上拉。如果ReRAM未被编程，则位线将保持浮置在0.4V。

图9的电压表的第十一行示出了施加到存储器单元50、60、70或80以读取阵列的所选行中的存储器单元中的多个交叉耦合的锁存器部分的状态的示例性电压。

V_DD节点18提供有0.8V，并且V_SS节点28提供有0V。P偏置线28被偏置在0.4V。N偏置线30被偏置在0.4V。在该过程期间，这将通过该示例性实施方案中的存储器单元的交叉耦合的锁存器部分52、62、72、82的两侧的电流电平设定为约50μA。

包含要读取状态的存储器单元50、60、70或80的行共用的PROM字线98被偏置在0.8V处，从而关断所有PROM选择晶体管94。VB线96被偏置在0.8V。位线46被预充电至0.4V，然后允许浮置。包含要读取锁存器部分状态的存储器单元50、60、70或80的行共用的字线48从0V升高到0.8V，从而逐渐接通所选行中的所有选择晶体管44。

当字线48上的电压斜升时，选择晶体管44接通。连接到存储低逻辑电平的存储器单元50、60、70或80的锁存器部分52、62、72、82的选择晶体管44的接通导致位线46上的0.4V浮置电压朝向存在于第一输出节点20上的0V电平向下放电。连接到存储高逻辑电平的存储器单元50、60、70或80的锁存器部分52、62、72、82的选择晶体管44的接通导致位线46上的0.4V浮置电压朝向存在于第一输出节点20上的0.8V电平向上充电。

在已经允许所有位线46上的电压稳定到其驱动值之后，字线48上的电压返回到0V以关断选择晶体管44。然后可以使用合适的感测放大器电路来感测位线46上的电压。

图9的电压表的第十二行示出了施加到存储器单元以抑制阵列的未选择行中的存储器单元50、60、70或80中的交叉耦合的锁存器52、62、72、82的状态的读取的示例性电压。

施加到存储器单元50、60、70或80的未选择行中的存储器单元的电压电势与如图9的表的第十一行所示施加的电压相同，不同的是未选择行的字线48被偏置在0V，从而保持未选择行中的选择晶体管44关断。这对于避免一行以上的存储器单元竞争控制位线46是必要的。

现在参见图10，剖视图示出了在本发明的实施方案中可用作竖直电阻器的一种形式的代表性未编程的反熔丝装置的结构。未编程的反熔丝装置120形成于晶体管栅极、金属互连层或衬底或阱(示出为层122)中的扩散中的一者上方。层124是反熔丝装置120的下部电极，层126是在下部电极124上方形成的反熔丝材料层，其可以由诸如掺杂或未掺杂的非晶硅之类的材料形成。在反熔丝材料126上方形成上部电极128。然后可以将层124、126和128蚀刻为叠堆。在一些实施方案中，层122可以用作蚀刻停止层，并且在其他实施方案中，可以在层122上方形成单独的蚀刻停止层(未示出)。在一些实施方案中，扩散阻挡层130也形成在叠堆上并与叠堆一起蚀刻。

然后，在层124、126和128的叠堆上方形成介电层132，并且形成金属层并将其连接到叠堆的顶层(130或128)。在图9中，金属层被示为被衬里136围绕的镶嵌铜层134，如本领域中已知的那样。在形成衬里136和铜金属线134之前，形成通孔138以连接到反熔丝的顶层128或130，如本领域中已知的那样。

诸如上述的反熔丝装置是众所周知的。美国专利号5,770,885中示出了反熔丝装置120的一个非限制性例示性示例，其全部内容以引用方式并入本文。反熔丝装置120、特别是层124、126和128保持未编程状态，并且在这种状态下具有从约1M欧姆到大于约1G欧姆的量级的电阻。

现在参考图11，剖视图示出了代表性原始的ReRAM装置结构140的结构，其可以在本发明的实施方案中用作竖直电阻器的另一种形式。竖直电阻器(现有图的54、56、64和66)的这种形式是非常有用的，因为它可以提供极高的阻抗，同时几乎不占用集成电路上的布局面积，因为它可以被制造在集成电路结构中现有的触点或金属间通孔上。ReRAM装置的极性无关紧要。

图11的实施方案中所示的一些结构元件类似于图10中所示的一些结构元件。因此，图11中存在的与图10中的元件对应的元件将使用与图10中所用相同的附图标记来指定。

未编程的(“原始的”)ReRAM装置140形成在晶体管栅极、金属互连层或衬底或阱(示为层122)中的扩散中的一者上方。层142为扩散阻挡层和/或粘附层。层144是原始的ReRAM装置140的下部电极。层146是形成在下部电极144上方的固体电解质层。上部电极148形成在固体电解质层146上方。在一些实施方案中，扩散阻挡层130也形成在上部电极148上方。然后可以将层142、144、146、148和130(如果存在)蚀刻为叠堆。在一些实施方案中，层122可以用作蚀刻停止层，并且在其他实施方案中，可以在层122上方形成单独的蚀刻停止层(未示出)。

如在图10的实施方案中，然后，在层142、144、146和148的叠堆上方形成介电层132，并且形成金属层并将其连接到叠堆的顶层(130或148)。在图11中，金属层被示为被衬里136围绕的镶嵌铜层134，如本领域中已知的那样。在形成衬里136和铜金属线134之前，形成通孔138以连接到原始的ReRAM装置140的顶层148或130，如本领域中已知的那样。

现在参见图12，剖视图示出了在本发明的实施方案中可用作竖直电阻器的另一种代表性高电阻装置150的结构。图12的实施方案中所示的一些结构类似于图10和图11中所示的一些结构。因此，图12中存在的与图10和图11的实施方案中的元件对应的元件将使用与那些图中所用相同的附图标记来指定。

高电阻装置150形成在晶体管栅极、金属互连层或衬底或阱(示出为层122)中的扩散中的一者上方。层152为扩散阻挡层和/或粘附层。层154是在层152上方形成的高电阻材料层。在高电阻材料层154上方形成第二扩散阻挡层156。在一些实施方案中，附加的扩散阻挡层130(如在图10和图11的结构中)也形成在第二扩散阻挡层156上。然后可以将层152、154、156和130(如果存在)蚀刻为叠堆。在一些实施方案中，层122可以用作蚀刻停止层，并且在其他实施方案中，可以在层122上方形成单独的蚀刻停止层(未示出)。

如在图10和图11的实施方案中，然后，在层152、154、156和130的叠堆上方形成介电层132，并且形成金属层并将其连接到叠堆的顶层(130或156)。在图12中，金属层被示为被衬里136围绕的镶嵌铜层134，如本领域中已知的那样。在形成衬里136和铜金属线134之前，形成通孔138以连接到高电阻装置的顶层156或130，如本领域中已知的那样。

可以采用多种材料来形成高电阻层154。非穷举列表包括富硅SiO₂、富钽Ta₂O₅、富钛TiO₂、富铝A1₂O₃、富硅SiN。可以使用CVD、PECVD和其他沉积工艺来形成此类膜。本领域的普通技术人员将容易想到其他工艺兼容的稳定的高电阻材料。这些材料的厚度和化学组成以及沉积它们以产生期望的电阻值所需的沉积条件可以容易地通过实验确定，以用于本发明的特定实施方案中。这些设计参数是本领域普通技术人员容易调整的，以实现约1M欧姆到大于1G欧姆的电阻值。

本领域普通技术人员将理解，尽管在图10至图12中示出了镶嵌铜金属化结构，但是可以替代地采用其他类型的金属化层。这些技术人员将容易理解如何将此类其他金属化方案集成到本发明中。

现在参见图13，框图示出了根据本发明的方面的架构160的特征，该架构包括SEU稳定的存储器单元阵列50、60、70或80的阵列162。控制器164耦合到字线解码器/驱动器166、位线解码器/驱动器/感测放大器168和VB线解码器/驱动器170。数据存储器172耦合到控制器164以用于保持要写入到存储器单元(示出为表示本文所示各种实施方案的存储器单元50、60、70和80中的任一个的小正方形)中的数据。错误存储器174保持阵列162中已知缺陷存储器单元的位置，并且优选地保持这些位置的正确数据的副本。

字线解码器/驱动器166由控制器164控制，以根据图9的电压表为阵列的各种操作模式提供驱动存储器单元的字线48所必需的电压。位线解码器/驱动器/感测放大器168由控制器164控制，以根据图9的电压表为阵列的各种操作模式提供驱动存储器单元的位线46所必需的电压，以及根据图9的表中所示的若干操作模式来感测存储器单元的内容。

VB线解码器/驱动器根据图9的电压表提供驱动存储器单元的VB线96所需的电压。本领域的技术人员将理解，虽然图13示出了VB线96的每行控制，但它们可根据存储器阵列162的行、存储器阵列162的块或根据存储器阵列设计者作出的决定针对整个阵列进行分组。

考虑到本文所述的存储器单元的操作模式的公开，本领域技术人员将能够容易地为在本发明的范围内设想的任何特定阵列配置控制器164。控制器被特别配置为执行参考图14所述的方法，现在关注该方法。

现在参见图14，流程图示出了用于操作本发明的存储器单元的示例性方法180。该方法从附图标号182处开始。

在附图标号184处，在集成电路上电时，存储器单元50、60、70或80的交叉耦合的锁存器52、62、72、82被上电到0.8V并设置为预定状态。如上所述，这针对存储器单元50、60、70或80的交叉耦合的锁存器52、62、72、82利用0.8V的最大电压。接下来，在附图标记186处，将PROM中与存储器单元相关联的ReRAM中的数据加载到存储器单元50、60、70或80中，如相对于图9的表所述。

接下来，在附图标记188处，使用上文结合图9所述的操作将校正数据写入存储器中已知的不良位置(基于ReRAM的PROM单元发生故障的位置)，以写入所选锁存器。这些已知的不良位置先前已存储在错误存储器中，或者片上错误存储器174，或者片外错误存储器，错误存储器包含识别集成电路上故障的基于ReRAM的PROM单元的位置和正确数据两者的信息。在附图标记190处执行验证操作，以确定存储器单元50、60、70或80是否都包含正确数据，或者是否有任何附加的基于ReRAM的PROM单元已发生故障。上文相对于图9描述了该验证操作。

如果存储器单元50、60、70或80均包含正确数据，则该方法前进到附图标号192，其中V_DD升高到1.5V以便启用操作，然后前进到附图标号194，其中集成电路核心被接通。该方法在附图标号196处结束。

如果由于一个或多个附加的基于ReRAM的PROM单元故障，所有存储器单元50、60、70或80都不包含正确数据，则该方法进行到附图标号198，其中存储在片上或片外FEC存储存储器(未示出)中的前向纠错(FEC)代码(诸如在存储器应用中使用的ECC错误代码)用于确定不正确数据的位置。图13的控制器164可以执行该操作所需的FEC功能。在附图标记200处，从FEC代码计算的正确数据写入存储器单元的交叉耦合的锁存器，如上文相对于图9所述。然后在附图标号202处，将不良数据和校正数据的位置写入错误存储存储器。该方法返回到附图标号190，其中再次执行验证操作以确定存储器单元50、60、70或80是否全部包含正确数据。执行通过附图标号190至202的循环，直到确定所有存储器单元50、60、70或80包含正确数据。

现在参见图15A和图15B，根据本发明的方面，分别示出了示例性串联连接的一对ReRAM装置54和56(图3)的示意图和形成为在硅中实现的叠堆210的ReRAM装置的剖视图。叠堆210被示为形成在第一金属层金属线212上。由诸如TiN或TaN的材料形成的用于ReRAM装置54的第一电极214沉积在金属线212上方。在本发明的一个实施方案中，该第一电极214可具有范围内的厚度。两部分开关层(有时称为固体电解质层)由沉积在第一电极214上方的诸如钨(W)的材料的层216a和沉积在层216a上方的诸如未掺杂的非晶硅的材料的层216b形成。在本发明的一个实施方案中，层216a可具有50A范围内的厚度，并且层216b可具有约范围内的厚度。

由诸如Al的材料形成的用于ReRAM装置54和ReRAM装置56两者的第二电极218沉积在开关层216a/216b上方。在本发明的一个实施方案中，该第二电极218的厚度可在约的范围内。由诸如未掺杂非晶硅的材料的层220a形成的用于ReRAM装置56的两部分开关层沉积在第二电极218上方，并且由诸如W的材料形成的层220b沉积在层220a上方。在本发明的一个实施方案中，该开关层220a可具有在约30A范围内的厚度，并且层220b可具有在约范围内的厚度。W层用于使Si层216b与第一电极214之间的界面层平滑，并且据信有助于耐久性。对于ReRAM装置54和56两者，可以从开关层中省略W层。

由诸如TiN或TaN的材料形成的用于ReRAM装置54的第一电极222沉积在开关层220b上方。在本发明的一个实施方案中，该第一电极222可具有范围内的厚度。

图16A至图16F是图15B的ReRAM叠堆210的剖视图，示出了用于将其制造为半导体制造工艺的一部分的所选渐进制造步骤。

该工艺在使用已知的沉积和蚀刻技术形成和限定金属线212之后开始。ReRAM装置54的第一电极214沉积在金属线212上方，达到例如范围内的厚度。然后将开关层216a(W)沉积在第一电极212上方至例如在50A范围内的厚度，并且将层216b(非晶硅)形成在层216a上方至例如在约范围内的厚度。

然后将用于ReRAM装置54和ReRAM装置56两者的第二电极218沉积在开关层216b上方，达到例如在约范围内的厚度。由诸如未掺杂非晶硅的材料的层220a形成的用于ReRAM装置56的两部分开关层沉积在第二电极218上方，并且由诸如W的材料形成的层220b沉积在层220a上方。在本发明的一个实施方案中，该开关层220a可具有在约30A范围内的厚度，并且层220b可具有在约范围内的厚度。W层用于使Si和相邻电极之间的界面层平滑，并且据信有助于耐久性。对于ReRAM装置54和56两者，可以从开关层中省略W层。

然后将ReRAM装置54的第一电极222沉积在开关层220b上方，达到例如范围内的厚度。图16A示出了在已执行这些加工步骤之后所得的结构。

现在参考图16B，掩模层228形成在层214、216a/216b、218、220a/220b和222的叠堆上方，并且使用金属线212作为蚀刻停止层来蚀刻叠堆以限定ReRAM装置54和56的轮廓。图16B示出了在已执行这些加工步骤之后所得的结构。

现在参见图16C，层间电介质(ILD)224沉积在图16B所示的结构的暴露表面上方，以覆盖形成ReRAM装置54和56的整个层叠堆。图16C示出了在已执行此加工步骤之后所得的结构。

现在参考图16D，使用例如CMP(化学机械抛光)工艺使ILD 224的顶表面平坦化，以暴露用于ReRAM装置54的第一电极222的顶表面。图16D示出了在已执行此加工步骤之后所得的结构。

现在参见图16E，金属线226沉积在ILD 224的平坦化表面上方，从而与第一电极222电接触。掩模层230形成于ILD 222的平坦化表面上方，并且使用ILD 224作为蚀刻停止层，将第一电极226的暴露部分蚀刻掉以限定金属线226。图16E示出了最高至蚀刻步骤的执行的结构。

现在参见图16F，掩模层230已被移除以暴露所限定的金属线226。图16F示出了完成的ReRAM装置叠堆结构。然后执行常规半导体处理后端处理步骤(未示出)以完成包含叠堆ReRAM装置的集成电路。

本领域的普通技术人员将会知道，图7和图9的表格中给出的电压和电流值是根据本发明的示例性存储器单元的代表性值，并且这些电压值将根据采用不同晶体管设计和设计规则的各个集成电路而变化。任何设计中的偏置电流电平被设定成使得在读取操作期间，锁存器以足够的电流操作以防止读取操作干扰单元。类似地，任何设计中的偏置电流电平被设定成使得在写入操作期间，锁存器以较低的电流值操作以允许写入源克服现有的锁存器状态。这些设计参数完全在本领域普通技术人员的水平内。

虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。