阅读说明：本技术 包括存储器阵列的存储器单元下方的感测放大器电路系统和字线驱动器电路系统的集成组合件 (Integrated assembly including sense amplifier circuitry and word line driver circuitry beneath memory cells of a memory array ) 是由 藤泽宏树 C·L·英戈尔斯 R·J·希尔 G·S·桑胡 S·J·德尔纳 于 2020-05-05 设计创作，主要内容包括：一些实施例包含一种集成组合件,其具有包括感测放大器电路系统的基底、所述基底上方的第一平台以及所述第一平台上方的第二平台。所述第一平台包含第一存储器单元的第一阵列的第一部分,且包含第二存储器单元的第二阵列的第一部分。所述第二平台包含所述第一存储器单元的所述第一阵列的第二部分,且包含所述第二存储器单元的所述第二阵列的第二部分。第一数字线与所述第一阵列相关联,且第二数字线与所述第二阵列相关联。所述第一数字线与所述第二数字线通过所述感测放大器电路系统彼此相对地耦合。(Some embodiments include an integrated assembly having a substrate including sense amplifier circuitry, a first mesa over the substrate, and a second mesa over the first mesa. The first deck includes a first portion of a first array of first memory cells and includes a first portion of a second array of second memory cells. The second platform includes a second portion of the first array of the first memory cells and includes a second portion of the second array of the second memory cells. A first digit line is associated with the first array and a second digit line is associated with the second array. The first digit line and the second digit line are coupled relative to each other through the sense amplifier circuitry.)

具体实施方式

一些实施例包含集成组合件，其中第一和第二存储器阵列彼此横向邻近且沿着多平台组合件的多个平台延伸，且其中感测放大器电路系统和字线驱动器电路系统设置在第一存储器阵列和第二存储器阵列下方。感测放大器电路系统可在第一存储器阵列和第二存储器阵列下方的多个块(子单元)之中经破坏，且类似地，字线驱动器电路系统可在第一存储器阵列和第二存储器阵列下方的多个块(子单元)之中经破坏。可认为感测放大器电路系统和字线驱动器电路系统的块(子单元)在第一存储器阵列和第二存储器阵列下方形成绗缝图案。参考图4、5、6A、6B、7A、7B、8A、8B以及9描述实例实施例。

参考图4，集成组合件10包含基底12、基底上方的第一平台14和第一平台上方的第二平台16。结构12、14以及16一个在另一个顶上竖直堆叠。基底12、第一平台14以及第二平台16可被视为彼此堆叠的层级的实例。层级可位于不同的半导体裸片内，或层级中的至少两个可位于相同的半导体裸片内。

第一平台14和第二平台16分别具有存储器区18和22。第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)由第一平台14和第二平台16支撑，其中存储器阵列中的每一个具有沿着第一(下部)平台14的第一部分和沿着第二(上部)平台16的第二部分。第一存储器阵列包含第一存储器单元(MC)20a，且第二存储器阵列包含第二存储器单元(MC)20b。存储器单元图解地示出为圆形。仅标记第一存储器单元和第二存储器单元中的一些。第一存储器阵列和第二存储器阵列可包括任何适合数目的存储器单元，且在一些实施例中，可包括数百、数千、数百万等的存储器单元。存储器单元MC可为DRAM单元，且在一些实施例中，可在上文参考现有技术图1至3所描述的类型的布置中配置所述存储器单元MC(即，阵列-1和阵列-2可为DRAM阵列)。

在一些实施例中，第一平台14和第二平台16可分别称为第一存储器平台和第二存储器平台。

基底12可包括半导体材料；且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，和(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可与含有与集成电路制造相关联的一或多种材料的半导体衬底相对应。这种材料可包含例如以下中的一或多个：耐火金属材料、阻隔材料、扩散材料、绝缘体材料等。平台14和16中的每一个还可包括半导体材料。

在所绘示的实施例中，基底12包括感测放大器电路系统(SA)和字线驱动器电路系统(WD)。

感测放大器电路系统包含标记为“SA-E”以将其识别为与电路的“偶数”部分相关联的区，和标记为“SA-O”以将其识别为与电路的“奇数”部分相关联的区。术语“偶数”和“奇数”是任意的，且用以区分不同感测放大器电路系统。所示出配置具有彼此成对且分布为结构24的感测放大器电路系统SA-O和SA-E。结构24跨基底16扩散，其中两个所示出结构24彼此间隔开。在所绘示的实施例中，两个所示出结构24相对于彼此横向安置(水平偏移)。结构24内的感测放大器电路系统SA-O和SA-E的分布可使感测放大器电路系统能够直接位于阵列-1和阵列-2的存储器单元MC下方，且可在用于字线驱动器电路系统的阵列下方留下空间。尽管感测放大器电路系统SA-O和SA-E绘示为分布在两个结构24之中，但在其它实施例中，感测放大器电路系统SA-O和SA-E可分布在与所示出的两个结构数目不同的结构24(例如，三个或大于三个结构24)之中。

在一些实施例中，感测放大器电路系统SA-O和SA-E中的一个可称为第一感测放大器电路系统，且另一个可称为第二感测放大器电路系统。第一感测放大器电路系统和第二感测放大器电路系统相对于彼此横向移位，且一起并入到结构24中。在一些实施例中，结构24可视为是包括与SA-E电路系统相对应的第一块26和包括与SA-O电路系统相对应的第二块28的成对块布置。

字线驱动器电路系统(即，行驱动电路系统)包含标记为SWD-E1、SWD-E2、SWD-O1以及SWD-O2的区。缩略词SWD表示子字线驱动器，且用以强调组件SWD-E1、SWD-E2、SWD-O1以及SWD-O2为通用字线驱动器电路系统的部分。在与和SA-E耦合的“偶数电路”相关联的存储器单元(MC)的操作期间，一起使用字线驱动器电路系统SWD-E1和SWD-E2；且在与和SA-O耦合的“奇数”电路相关联的存储器单元(MC)的操作期间，一起使用字线驱动器电路系统SWD-O1和SWD-O2。在一些实施例中，字线驱动器电路系统SWD-E1和SWD-E2可视为由第一字线驱动器电路系统包括(所述电路系统用以驱动“偶数”电路)，且字线驱动器电路系统SWD-O1和SWD-O2可视为由第二字线驱动器电路系统包括(所述电路系统用以驱动“奇数”电路)。

在一些实施例中，字线驱动器电路系统SWD-E1和SWD-E2可视为与第三块30(其中SWD-E1标记为30a且SWD-E2标记为30b以使得其可相对于彼此区分开)相对应；且字线驱动器电路系统SWD-O1和SWD-O2可视为与第四块32(其中SWD-O1标记为32a且SWD-O2标记为32b以使得其可相对于彼此区分开)相对应。第三块30和第四块32相对于彼此横向移位，且一起并入到成对块布置34中。在所绘示的实施例中，成对块布置34中的一个包括SWD-E1和SWD-O1，且另一个包括SWD-E2和SWD-O2。在其它实施例中，成对块布置34可具有SWD电路系统的其它组合。

成对块布置24和34可分别称为第一成对块布置和第二成对块布置，使得其可彼此区分开。在一些实施例中，成对块布置24和34可一起被视为并入到绗缝图案36中，所述绗缝图案36直接位于第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)的存储器单元MC下方。术语“绗缝图案”用以指示分布在大体重复的子单元图案中的成对块布置24和34；其中子单元类似于并入到一些类型的被子中的织物的“块”。

第一数字线D0、D1以及D2与第一存储器阵列(阵列-1)相关联。第一数字线D0、D1以及D2沿着第一存储器阵列(阵列-1)延伸且与第一存储器阵列的第一存储器单元20a耦合。数字线D0、D1以及D2彼此横向间隔开，且可表示跨第一存储器阵列延伸的大量大体上相同的数字线；其中术语“大体上相同”意指在制造和测量的合理容差内相同。第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0和D2表示偶数第一数字线，且数字线D1表示奇数第一数字线。偶数第一数字线(例如，D0)与第一感测放大器电路系统26(即，SA-E)耦合，且奇数第一数字线(例如，D1)与第二感测放大器电路系统28(即，SA-O)耦合。第一数字线D0、D1以及D2具有沿着第一平台14的第一部分且具有沿着第二平台16的第二部分。

第二数字线D0*、D1*以及D2*与第二存储器阵列(阵列-2)相关联。第二数字线D0*、D1*以及D2*沿着第二存储器阵列延伸且与第二存储器阵列(阵列-2)的第二存储器单元20b耦合。数字线D0*、D1*以及D2*彼此横向间隔开，且可表示跨第二存储器阵列延伸的大量大体上相同的数字线。第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*和D2*表示偶数第二数字线，且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第一感测放大器电路系统SA-E耦合，且奇数第二数字线(例如，D1*)与第二感测放大器电路系统SA-O耦合。第二数字线D0*、D1*以及D2*具有沿着第一平台14的第一部分且具有沿着第二平台16的第二部分。

偶数第一数字线D0和D2通过第一感测放大器电路系统SA-E与偶数第二数字线D0*和D2*相对地耦合；且奇数第一数字线D1通过第二感测放大器电路系统SA-O与奇数第二数字线D1*相对地耦合。出于理解本公开和所附权利要求书的目的，如果感测放大器电路系统配置成将第一数字线和第二数字线的电性质(例如，电压)彼此进行比较，那么第一数字线通过感测放大器电路系统与第二数字线“相对地耦合”。图9(下文论述)绘示实例第一感测放大器电路系统SA-E，且绘示其中数字线D0和D0*通过实例第一感测放大器电路系统相对地耦合的实例应用。

在图4所示出的实施例中，数字线D0、D0*、D1、D1*、D2以及D2*全部相对于第一感测放大器电路系统SA-E和第二感测放大器电路系统SA-0竖直地移位。此外，数字线D0、D0*、D1、D1*、D2以及D2*全部相对于彼此横向移位。

仍参考图4，第一组字线沿着第一存储器阵列(阵列-1)延伸。此第一组的代表字线标记为WL0、WL2、WL16以及WL23。字线WL0和WL2与字线驱动器电路系统SWD-E1耦合，且字线WL16和WL23与字线驱动器电路系统SWD-O1耦合。第二组字线沿着第二存储器阵列(阵列-2)延伸。此第二组的代表字线标记为WL8、WL14、WL24以及WL26。字线WL8和WL14与字线驱动器电路系统SWD-E2耦合，且字线WL24和WL26与字线驱动器电路系统SWD-O2耦合。

在一些实施例中，字线驱动器电路系统SWD-E1和SWD-O1可视为由涵盖与第一存储器阵列(阵列-1)相关联的字线驱动器电路系统的第一字线驱动器电路系统包括，且字线驱动器电路系统SWD-E2和SWD-O2可视为由涵盖与第二存储器阵列(阵列-2)相关联的字线驱动器电路系统的第二字线驱动器电路系统包括。

第一存储器阵列(阵列-1)内的第一存储器单元20a中的每一个由沿着第一存储器阵列延伸的数字线中的一个(例如，数字线D0、D1以及D2中的一个)和沿着第一存储器阵列延伸的字线中的一个(例如，字线WL0、WL2、WL16以及WL23中的一个)唯一地寻址。类似地，第二存储器阵列(阵列-2)内的存储器单元20b中的每一个由沿着第二存储器阵列延伸的数字线中的一个(例如，数字线D0*、D1*以及D2*中的一个)和沿着第二存储器阵列延伸的字线中的一个(例如，字线WL8、WL14、WL24以及WL26中的一个)唯一地寻址。在一些实施例中，沿着第一存储器阵列(阵列-1)的数字线可称为第一组数字线，而沿着第二存储器(阵列-2)的数字线称为第二组数字线；且类似地，沿着第一存储器阵列(阵列-1)的字线可称为第一组字线，而沿着第二存储器(阵列-2)的字线称为第二组字线。因此，阵列-1的存储器单元20a中的每一个可视为使用来自第一组字线的字线与来自第一组数字线的数字线组合而经唯一地寻址；且阵列-2中的存储器单元20b中的每一个可视为使用来自第二组字线的字线与来自第二组数字线的数字线组合而经唯一地寻址。

图4的配置的优点为所有感测放大器电路系统和所有字线驱动器电路系统直接设置在存储器阵列(阵列-1和阵列-2)下方，这可实现跨半导体衬底的存储器阵列的紧密封装；或换句话说，这与其中感测放大器电路系统中的至少一些和/或字线驱动器电路系统中的至少一些不直接位于存储器阵列下方的常规配置相比可节省宝贵的半导体占据面积。存储器阵列(阵列-1和阵列-2)的区的竖直堆叠可进一步节省宝贵的半导体占据面积。

图4的配置可表示跨半导体裸片相对于彼此横向移位的多个配置。举例来说，图5绘示具有设置于其上的多个存储器阵列(未绘示)的实例裸片40的区的俯视图。图5的裸片40可与裸片的垂直堆叠的基底裸片相对应，且在一些实施例中，所述裸片40可与上文参考图4所描述的基底12相对应。基底裸片40绘示感测放大器电路系统(SA-E和SA-O)和字线驱动器电路系统(SWD-O和SWD-E)的实例布置，且在一些实施例中，事实基底裸片40可视为示出这种电路系统的实例绗缝布置。

参考图6A、6B、7A、7B、8A以及8B描述第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)的区的实例配置。平台12、14以及16在图6A、6B、7A、7B、8A以及8B中经图解地指示以辅助读者理解图式中所绘示的各种电路系统和结构的示例性竖直堆叠。

参考图6A和6B，存储器单元MC绘示为沿着与平台14和16相对应的竖向层级。阵列-1的存储器单元20a中的每一个由数字线(D0或D1)和字线(WL0至WL7和WL16至WL23)唯一地寻址。阵列-2的存储器单元20b中的每一个由数字线(D0*或D1*)和字线(WL8至WL15和WL24至WL31)唯一地寻址。数字线D0和D0*通过感测放大器电路系统SA-E彼此相对地耦合，且数字线D1和D1*通过感测放大器电路系统SA-O彼此相对地耦合。值得注意的是，数字线DL0和DL0*通过提供沿着上部平台14和下部平台16两者的每一数字线的区而相对于彼此大体上电平衡，且类似地，数字线DL1和DL1*相对于彼此大体上电平衡。

在一些实施例中，字线WL0至WL7和WL16至WL23可视为是与第一存储器阵列(阵列-1)相关联的第一组字线；其中字线WL0至WL7被视为是与字线驱动器电路系统SWD-E1耦合的偶数字线，且字线WL16至WL23被视为是与字线驱动器电路系统SWD-O1耦合的奇数字线。类似地，字线WL8至WL15和WL24至WL31可被视为是与第二存储器阵列(阵列-2)相关联的第二组字线；其中字线WL8至WL15被视为是与字线驱动器电路系统SWD-E2耦合的偶数字线，且字线WL24至WL31被视为是与字线驱动器电路系统SWD-O2耦合的奇数字线。

参考图7A和7B，与图6A和6B相比更详细地绘示第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)的实例存储器单元20a和20b(图7A和7B中仅标记存储器单元20a和20b中的一些)。存储器单元20a和20b中的每一个包含与电容器C耦合的晶体管T。每一电容器具有与参考电压42耦合的节点。参考电压42可与上文参考图1所描述的共用板(CP)电压相对应。

图7A和7B所示出的存储器单元20a和20b为1T-1C存储器单元。在其它实施例中，可使用其它存储器单元。所示出存储器单元20a和20b的电容器为实例存储元件(电荷存储装置)，且在其它实施例中，可使用其它合适的存储元件(例如，相变装置、导电桥接装置等)。

参考图8A和8B，与图7A和7B相比，更详细地绘示第一存储器阵列和存储器阵列(阵列-1和阵列-2)的实例存储器单元20a和20b(图8A和8B中仅标记存储器单元20a和20b中的一些)。晶体管T绘示为包括半导体材料52的竖直延伸的支柱50。半导体材料52可包括任何合适的组合物；且在一些实施例中可包括以下中的一或多个、主要由以下中的一或多个组成或由以下中的一或多个组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等；其中术语III/V半导体材料是指包括选自周期表的第III和第V族(其中第III和第V族是旧命名法，且现在被称为第13和第15族)的元素的半导体材料。可在支柱50内提供源极/漏极和沟道区(未绘示)。

栅极介电材料54沿着支柱50的侧壁，且导电栅极材料56沿着栅极介电材料。

栅极介电材料54可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。

导电栅极材料56可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。

电容器C包括第一导电节点58、第二导电节点60和第一导电节点与第二导电节点之间的绝缘材料(电容器介电材料)62。

第一导电节点58和第二导电节点60可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。第一导电节点和第二导电节点可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。

绝缘材料62可包括任何合适的组合物，且在一些实施例中可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。

在所绘示的实施例中，下部导电节点58配置为朝上开口的容器。在其它实施例中，下部导电节点可具有其它合适的形状。

下部导电节点58可称为存储节点，且上部导电节点60可称为板状电极。在一些实施例中，阵列-1内的板状电极可全部彼此耦合，且阵列-2内的板状电极也可全部彼此耦合。

数字线D0、D0*、D1以及D1*绘示为分别包括导电材料64、66、68以及70。这种导电材料可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电材料64、66、68以及70可为彼此相同的组合物，或在其它实施例中，导电材料64、66、68以及70中的至少一个可不同于导电材料64、66、68以及70中的至少一个其它导电材料。

感测放大器电路系统SA-E和SA-O可包括任何合适的配置。实例感测放大器电路系统SA-E 26图解地示出于图9中。提供虚线71以绘示感测放大器电路系统的大致边界。尽管所示出的电路系统经描述为SA-E感测放大器电路系统26，但应理解SA-O感测放大器电路系统28(图4)可包括与描述相对于图9的实例配置相同的配置。

图9的感测放大器电路系统26包含包括一对交叉耦合的上拉晶体管82和84的p-感测放大器80，且包含包括一对交叉耦合的下拉晶体管88和90的n-感测放大器86。p-感测放大器80与主动上拉电路系统(标记为ACT)耦合，且n-感测放大器86与共同节点(标记为RNL)耦合。所示出的感测放大器电路系统SA-E与数字线D0和D0*耦合；或换句话说，数字线D0和D0*通过所示出感测放大器电路系统SA-E彼此相对地耦合。在操作中，放大器80和86可一起用以检测D0和D0*的相对信号电压，且用以将较高信号电压驱动到VCC，同时将较低信号电压驱动到接地。此外，与感测放大器(标记为I/O)相关联的输入和输出可用于导出关于D0和D0*的相对信号电压的数据，和/或用于沿着D0和D0*中的一或两个编程存储器单元。

所示出的感测放大器电路系统还具有设置于其中以平衡感测放大器内的电性质的平衡电路系统(标记为EQ)。其他电路系统(未绘示)也可设置于感测放大器电路系统内。图9的感测放大器电路系统可包括任何合适的配置。

上文所论述的组合件和结构可在集成电路内使用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子系统中。这种电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。

除非另外指定，否则本文中所描述的各种材料、物质、组合物等可以现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“介电”和“绝缘”可用以描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些情况下的术语“介电”和在其它情况下的术语“绝缘”(或“电绝缘”)可用于以在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用以指示任何显著化学或电差异。

术语“电连接”和“电耦合”均可用以本公开中。所述术语被视为同义。在一些情况下使用一个术语和在其它情况下使用另一术语可在本公开内提供语言变化以简化所附权利要求书内的前提基础。

图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所绘示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于图式的特定定向还是相对于此定向旋转。

除非另外规定，否则随附说明的横截面图仅绘示横截面平面内的特征而不绘示横截面平面后的材料，以便简化图式。

当结构在上文中被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接位于所述另一结构上或还可存在介入结构。相比之下，当结构被称作“直接位于另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“直接位于...下方”、“直接位于...上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。

结构(例如，层、材料等)可称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构大体上可相对于基底的上部表面垂直延伸，或可不相对于基底的上部表面垂直延伸。

一些实施例包含一种集成组合件，其具有包括感测放大器电路系统的基底、所述基底上方的第一平台以及所述第一平台上方的第二平台。所述第一平台包含第一存储器单元的第一阵列的第一部分，且包含第二存储器单元的第二阵列的第一部分。所述第二平台包含所述第一存储器单元的所述第一阵列的第二部分，且包含所述第二存储器单元的所述第二阵列的第二部分。第一数字线与所述第一阵列相关联，且第二数字线与所述第二阵列相关联。所述第一数字线与所述第二数字线通过所述感测放大器电路系统彼此相对地耦合。

一些实施例包含一种具有包括第一感测放大器电路系统和第二感测放大器电路系统的基底的集成组合件，其中第二感测放大器电路系统从第一感测放大器电路系统横向移位。第一平台在基底上方。第一平台包括第一存储器单元的第一阵列的第一部分，且包括第二存储器单元的第二阵列的第一部分。第二平台在第一平台上方。第二平台包括第一存储器单元的第一阵列的第二部分，且包括第二存储器单元的第二阵列的第二部分。第一数字线与第一阵列相关联。第一数字线在偶数第一数字线与奇数第一数字线之间交替。第二数字线与第二阵列相关联。第二数字线在偶数第二数字线与奇数第二数字线之间交替。偶数第一数字线的个别者通过第一感测放大器电路系统与偶数第二数字线的个别者相对地耦合。奇数第一数字线的个别者通过第二感测放大器电路系统与奇数第二数字线的个别者相对地耦合。

一些实施例包含包括相对于第二感测放大器电路系统横向移位的第一感测放大器电路系统的集成组合件。第一数字线相对于第一感测放大器电路系统和第二感测放大器电路系统竖直地移位且沿着第一存储器阵列延伸。第一数字线相对于彼此横向移位，且在偶数第一数字线与奇数第一数字线之间交替。第二数字线相对于第一感测放大器电路系统和第二感测放大器电路系统竖直地移位，且沿着第二存储器阵列延伸。第二数字线相对于彼此横向移位且在偶数第二数字线与奇数第二数字线之间交替。偶数第一数字线的个别者通过第一感测放大器电路系统与偶数第二数字线的个别者相对地耦合。奇数第一数字线的个别者通过第二感测放大器电路系统与奇数第二数字线的个别者相对地耦合。第一组第一字线沿着第一存储器阵列延伸。第二组第二字线沿着第二存储器阵列延伸。第一字线与第一字线驱动器电路系统耦合。第二字线与第二字线驱动器电路系统耦合。第一感测放大器电路系统、第二感测放大器电路系统、第一字线驱动器电路系统以及第二字线驱动器电路系统直接位于第一存储器阵列和第二存储器阵列下方。

根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。