存储装置及其测试读写方法
阅读说明：本技术 存储装置及其测试读写方法 (Storage device and test read-write method thereof ) 是由 中冈裕司 于 2018-06-19 设计创作，主要内容包括：本发明提供一种存储装置及其测试读写方法。预充电压控制电路根据预充参考电压产生第一预充电压以及第二预充电压。感测放大电路耦接于位线与互补位线之间,用以感测耦接于位线的存储单元的数据,并且耦接预充电压控制电路,以使位线与互补位线分别接收第一预充电压与第二预充电压,其中,在预充操作中,第一预充电压与第二预充电压的电压电平相同,在预充操作之后的测试写入感测期间与测试读取感测期间,预充电压控制电路提供给位线与互补位线的第一预充电压以及第二预充电压的电压电平不同。(The invention provides a storage device and a test read-write method thereof. The pre-charging voltage control circuit generates a first pre-charging voltage and a second pre-charging voltage according to the pre-charging reference voltage. The sense amplifier circuit is coupled between the bit line and the complementary bit line for sensing data of the memory cell coupled to the bit line, and coupled to the precharge voltage control circuit, so that the bit line and the complementary bit line receive a first precharge voltage and a second precharge voltage, respectively, wherein the first precharge voltage and the second precharge voltage have the same voltage level during the precharge operation, and the precharge voltage control circuit provides the bit line and the complementary bit line with different voltage levels during the test write sensing period and the test read sensing period after the precharge operation.)
技术领域
本发明涉及一种半导体存储器技术，尤其涉及一种可在并联测试模式(paralleltest mode)中一次读写被选定的字线上的所有感测电路的存储装置及其测试读写方法。
背景技术
一般的半导体存储元件例如动态随机存取存储器(DRAM)中建构有感测放大器，其连接到存储单元阵列的位线上，并且能够将从所选择的存储单元存取数据并将数据放大。
在现有的技术中，当要对存储器装置进行测试时，例如在并联测试模式下，会一次选定多个用以正常读写的放大器，但却无法一次选定多于数据线(Data line)数目的存储单元来进行测试，因此如何能够在一次周期(cycle)内选取字线上的多个感测放大器来进行并联测试模式，成为目前希望解决的课题之一。
发明内容
本揭露涉及一种存储装置及其测试读写方法，这些存储装置及其方法能够在一次周期(cycle)内选取字线上的多个感测放大器来进行并联测试模式。
本揭露提供一种存储装置，包括：预充电压控制电路与感测放大电路。预充电压控制电路根据预充参考电压产生第一预充电压以及第二预充电压。感测放大电路耦接于位线与互补位线之间，用以感测耦接于位线的存储单元的数据，并且耦接预充电压控制电路，以使位线与互补位线分别接收第一预充电压与第二预充电压，其中，在预充操作中，第一预充电压与第二预充电压的电压电平相同，在预充操作之后的测试写入感测期间与测试读取感测期间，预充电压控制电路提供给位线与互补位线的第一预充电压以及第二预充电压的电压电平不同。
本揭露提供一种用于存储装置的测试读写方法，用以对存储单元进行测试写入操作与测试读取操作，测试读写方法包括：根据预充参考电压产生第一预充电压以及第二预充电压；使位线与互补位线分别接收第一预充电压与第二预充电压，其中，在预充操作中，第一预充电压与第二预充电压的电压电平相同，在预充操作之后的测试写入感测期间与测试读取感测期间，预充电压控制电路提供给位线与互补位线的第一预充电压以及第二预充电压的电压电平不同。
为让本揭露的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出依据本揭露的一实施例存储装置的示意图。
图2示出依据本揭露的一实施例的存储装置的阵列结构示意图。
图3示出依据本揭露的一实施例的控制与测试电路的方块示意图。
图4示出依据本揭露的一实施例感测控制电路的电路示意图。
图5示出依据本揭露的一实施例的测试读取写入电路的电路示意图。
图6至图8分别示出依据本揭露的一实施例的存储装置的逻辑“0”及逻辑“1”的测试写入操作的波形图。
图9至图11分别示出依据本揭露的一实施例的存储装置的测试读取操作的波形图。
图12示出依据本揭露的另一实施例的存储装置对全部存储单元写入逻辑“0”的动作波形图。
附图标记说明
100：存储装置
110：感测放大电路
120：控制与测试电路
130：存储器阵列
140：X解码器区块
150：Y解码器区块
160：感测放大器区块
200：感测控制电路
210：预充使能控制电路
220：感测放大电压控制电路
300：测试读取写入电路
310：预充电压控制电路
312：比较器
314：闩锁电路
320：测试比较电路
BLT：位线
BLN：互补位线
BLPE1：预充使能信号
BLP1：第一预充使能信号
BLP2：第二预充使能信号
HFV：预充参考电压
HFVT：第一预充电压
HFVN：第二预充电压
INV：反相器
MC：存储单元
N1：第一中间节点
N2：第二中间节点
NP：SAP输出节点
NN：SAN输出节点
NHT：HFVT输出节点
NHN：HFVN输出节点
NT：测试节点
NA21～NA23、NA31～NA35：反及闸
NO31～NO33：反或闸
Q1、Q2、Q3、Q4：晶体管
Q21～Q25、Q1～Q39：开关
SA：感测电路
SE1、SE2：感测使能信号
SAP：p通道控制电压
SAN：n通道控制电压
T：延伸写入周期
T1：第一开关
T2：第二开关
T3：第三开关
TG31～TG34：传输闸
TFAIL：测试结果
TWE：测试写入使能信号
TDA：测试数据信号
TDE：测试数据使能信号
TEST：测试使能信号
TPIO：测试数据线预充信号
tR：测试读取感测期间
tW：测试写入感测期间
TMREF：测试参考电压
VDD：电源电压
VSS：接地电压
VTN：n通道晶体管的临界电压
WL：字线
WLn、WLm：字线信号
X12B13B：列地址信号
具体实施方式
请参考图1，图1示出依据本揭露的一实施例存储装置的示意图。存储装置100包括字线WL、位线BLT、互补位线BLN、存储单元MC、感测放大电路110以及控制与测试电路120。控制与测试电路120耦接感测放大电路110以提供多个控制信号。
存储单元MC例如包括用以储存数据电位的存储器电容器(memory capacitor)以及作为开关的金属氧化物半导体晶体管(Metal Oxide Semiconductor Transistor，MOSFET)(未显示在图中)，其中MOS晶体管的第一端耦接电容器，第二端耦接位线BLT，其栅极端耦接字线WL。在此，多个存储单元MC在多条字线WL以及多条位线BLT、多条互补位线BLN的方向上成阵列排列以形成存储器阵列130。另外，在图1所示的字线信号WLn与WLm表示不同字线WL上的信号。
感测放大电路110经由耦接一对位线，即位线BLT与互补位线BLN，用以感测所述存储单元MC的数据，因此可以对存储单元MC进行测试写入操作或测试读取操作。
感测放大电路110从控制与测试电路120接收第一预充电压HFVT、第二预充电压HFVN、第一预充使能信号BLP1与第二预充使能信号BLP2。感测放大电路110根据第一预充使能信号BLP1与第二预充使能信号BLP2来决定是否让位线BLT与互补位线BLN分别接收第一预充电压HFVT与第二预充电压HFVN，其中，在预充操作中，第一预充电压HFVT与第二预充电压HFVN的电压电平相同，因此让位线BLT与互补位线BLN具有相同的电压电平，然而在预充操作之后的测试写入感测期间与测试读取感测期间，控制与测试电路120所提供的第一预充电压HFVT以及第二预充电压HFVN的电压电平会不同，并且第一预充使能信号BLP1在测试写入感测期间与测试读取感测期间切换电压电平的时间点也不相同，因此不同于一般的存储装置，在感测过程中，位线BLT与互补位线BLN之间的电压差主要受到存储单元MC所释放的数据影响，本实施例中的位线BLT与互补位线BLN之间的电压差会跟第一预充电压HFVT以及第二预充电压HFVN之间的电压差有关。下面的实施例将提供更详细的说明。
感测放大电路110包括第一开关T1、第二开关T2、第三开关T3以及感测电路SA，第一开关T1、第二开关T2与第三开关T3在此以n通道晶体管为例，但不限于此。第一开关T1的第一端(漏极)接收第一预充电压HFVT，第二端(源极)端耦接位线BLT，其栅极端接收第一预充使能信号BLP1来决定是否导通。第二开关T2的第一端(漏极)接收第二预充电压HFVN，第二端(源极)端耦接互补位线BLN，其栅极端同样接收第一预充使能信号BLP1来决定是否导通。第三开关T3耦接于位线BLT与互补位线BLN之间，其栅极端则是接收第二预充使能信号BLP2。
感测电路SA耦接于位线BLT与互补位线BLN之间，用以根据从控制与测试电路120接收的p通道控制电压SAP与n通道控制电压SAN，来放大在位线BLT与互补位线BLN之间的电压差。在此实施例中，感测电路SA是以包含两个MOS晶体管Q1、Q2的CMOS反相器以及包含两个MOS晶体管Q3、Q4的CMOS反相器连接成正反馈路的正反器的方式实施。
感测电路SA的晶体管Q1与Q3的第一端(在此为源极)耦接至第一中间节点N1，此第一中间节点N1接收p通道控制电压SAP，晶体管Q2与Q4的第二端(在此为源极)耦接至第二中间节点N2，此第二中间节点N2接收n通道控制电压SAN。感测电路SA的晶体管Q1与Q2的另一端(在此为漏极)以及晶体管Q3、Q4的栅极耦接位线BLT，晶体管Q3与Q4的另一端(在此为漏极)以及晶体管Q1、Q2的栅极则耦接互补位线BLN，因此位线BLT与互补位线BLN的电压电平可以受到p通道控制电压SAP与n通道控制电压SAN的影响而被上拉(pull up)或下拉(pulldown)以表示逻辑“1”或逻辑“0”。
图2示出依据本揭露的一实施例的存储装置的阵列结构示意图。图2的实施例可适用于图1的存储装置100。请参考图2，存储器阵列130是由在多条字线WL与多条位线BLT交接处的存储单元MC所组成，X解码器区块(XDEC)140与Y解码器区块(YDEC)150耦接存储器阵列130，用以选择对哪个存储单元MC进行数据存取。存储器阵列130耦接感测放大器区块160，感测放大器区块160耦接控制与测试电路120，感测放大器区块160包含多个上述的感测放大电路110，控制与测试电路120与感测放大器区块160的感测放大电路110之间的配置关系可参考上述图1的揭示内容。
图3示出依据本揭露的一实施例的控制与测试电路的方块示意图。请参考图3，控制与测试电路120包括感测控制电路200与配置在感测控制电路200旁边的测试读取写入电路300。感测控制电路200与测试读取写入电路300都会耦接感测放大电路110，分别提供第一预充使能信号BLP1、第二预充使能信号BLP2、p通道控制电压SAP、n通道控制电压SAN、第一预充电压HFVT以及第二预充电压HFVN。在测试模式下，测试读取写入电路300会根据第一预充电压HFVT以及第二预充电压HFVN的其中之一与测试参考电压TMREF的比较结果来产生测试结果TFAIL，以判断是否有存储单元MC失效。下面的实施例将会详细阐述判断存储单元MC是否失效的机制。
图4示出依据本揭露的一实施例感测控制电路的电路示意图。请参考图4，在本实施例中，感测控制电路200包括预充使能控制电路210以及感测放大电压控制电路220。预充使能控制电路210例如是由反相器INV21～INV26以及反及闸NA21连接而成。
具体来说，反相器INV21的输入端接收预充使能信号BLPE1，预充使能信号BLPE1用以决定何时开始对比特BLT与互补位线BLN进行预充，输出端耦接反及闸NA21的其中一个输入端，反及闸NA21的另一输入端接收列地址信号X12B13B，列地址信号X12B13B用以选择作动(act)哪条字线WL，其输出端耦接反相器INV22的输入端，反相器INV22与反相器INV23串联，反相器INV23输出第一预充使能信号BLP1。反相器INV24、反相器INV25与反相器INV26依序串联，反相器INV24接收列地址信号X12B13B，反相器INV26输出第二预充使能信号BLP2。
因此，预充使能控制电路210耦接感测放大电路110，根据预充使能信号BLPE1及列地址信号X12B13B产生第一预充使能信号BLP1与第二预充使能信号BLP2以提供给感测放大电路110。当对存储单元MC进行测试写入操作与测试读取操作时，预充使能控制电路210可以控制第一预充使能信号BLP1切换电压电平并且第二预充使能信号BLP2的逻辑电平与第一预充使能信号BLP1不同，以及当测试写入操作与测试读取操作完成后，预充使能控制电路210切换第二预充使能信号BLP2的电压电平，以恢复与第一预充使能信号BLP1的逻辑电平相同。
另外，感测放大电压控制电路220是由反相器INV27～INV29、反及闸NA22与NA23以及开关Q21～Q25连接而成，其中上述的开关Q21～Q25是以晶体管的方法实施，以将SAP输出节点NP与SAN输出节点NN的电压电平分别在预充参考电压HFV与电源电压VDD、接地电压VSS之间切换。SAP输出节点NP与SAN输出节点NN可以输出p通道控制电压SAP与n通道控制电压SAN。
具体来说，反及闸NA22与反及闸NA23接收列地址信号X12B13B，其另一输入端分别接收感测使能信号SE2与SE1，反及闸NA22与反相器INV27、反相器INV28依序串联，开关Q21受控于反相器INV28的输出信号，并且其第一端接收电源电压VDD，第二端耦接SAP输出节点NP，用以将p通道控制电压SAP上拉至电源电压VDD。
反及闸NA23与反相器INV29串联，开关Q22受控于反相器INV29的输出信号，并且其第一端耦接SAN输出节点NN，其第二端耦接接地电压VSS，用以将n通道控制电压SAN下拉至接地电压VSS。
开关Q23、开关Q24与开关Q25均受控于第二预充使能信号BLP2，其中开关Q24与开关Q25的第一端接收预充参考电压HFV，预充参考电压HFV低于电源电压VDD，一般来说，预充参考电压HFV的电压值实质上为电源电压VDD的一半。开关Q24的第二端耦接开关Q23的第一端，并且开关Q25的第二端耦接SAP输出节点NP，开关Q23的第二端则耦接SAN输出节点NN。开关Q23～Q25用以在第二预充使能信号BLP2的使能期间(举例来说，开关Q23～Q25在此以n通道晶体管为例，因此第二预充使能信号BLP2的使能期间为高电平状态)让p通道控制电压SAP与n通道控制电压SAN的电压电平恢复为预充参考电压HFV。
图5示出依据本揭露的一实施例的测试读取写入电路的电路示意图。请参考图5，测试读取写入电路300包含预充电压控制电路310与测试比较电路320，预充电压控制电路310耦接测试比较电路320与感测放大电路110。举例来说，预充电压控制电路310包括反相器INV31～INV33、反及闸NA31～NA33、反或闸NO31与NO32、开关Q31～Q36与传输闸TG31～TG34。测试比较电路320包括比较器312、反相器INV34与INV35、反及闸NA34与NA35、反或闸NO33与开关Q37～Q39。在本实施例中，开关Q31～Q39以及传输闸TG31～TG34是以CMOS晶体管的方式实施，但不限于此。
在本实施例中，测试比较电路320还包括闩锁电路(latch)314，但并非必要，在另一实施例中，测试比较电路320可以不包括闩锁电路314。
具体来说，预充电压控制电路310的反及闸NA31接收列地址信号X12B13B与测试使能信号TEST，反及闸NA31的输出端耦接反相器INV31、传输闸TG31与传输闸TG32的n通道栅极，反相器INV31的输出端则耦接传输闸TG31与传输闸TG32的p通道栅极，传输闸TG31与传输闸TG32的一端接收预充参考电压HFV，其另一端分别耦接至HFVT输出节点NHT与HFVN输出节点NHN，其中HFVT输出节点NHT与HFVN输出节点NHN分别提供第一预充电压HFVT与第二预充电压HFVN给感测放大电路110。在此，传输闸TG31与传输闸TG32会同时导通或同时截止，而在导通时，HFVT输出节点NHT与HFVN输出节点NHN同时接收预充参考电压HFV。
反相器INV32接收测试数据信号TDA，其输出端耦接传输闸TG33的p通道栅极、传输闸TG34的n通道栅极、反相器INV33的输入端与反或闸NO31的其中一输入端。反相器INV33的输出端耦接传输闸TG33的n通道栅极、传输闸TG34的p通道栅极与反或闸NO32的其中一输入端。传输闸TG33与传输闸TG34的一端分别耦接至HFVT输出节点NHT与HFVN输出节点NHN，其另一端共同耦接至测试比较电路320的比较器312的反相输入端，用以将第一预充电压HFVT与第二预充电压HFVN的其中之一提供到比较器312。
反及闸NA32接收列地址信号X12B13B与测试数据线预充信号TPIO，其输出端控制开关Q35与开关Q36是否导通，而且开关Q35与开关Q36的第一端接收电源电压VDD，开关Q35的第二端耦接HFVN输出节点NHN，开关Q36的第二端耦接HFVT输出节点NHT。因此，在测试数据线预充信号TPIO的使能期间(在此，例如为高电平状态)将第一预充电压HFVT与第二预充电压HFVN的电压值上拉到电源电压VDD。
反及闸NA33接收列地址信号X12B13B与测试写入使能信号TWE，其输出端耦接反或闸NO31与反或闸NO32的另一输入端。反或闸NO31的输出端控制开关Q31与开关Q34是否导通，反或闸NO32的输出端控制开关Q32与开关Q33是否导通，其中开关Q31的第一端接收电压电源VDD，其第二端耦接开关Q32的第一端与HFVT输出节点NHT，开关Q32的第二端则耦接接地电压VSS，因此可以让第一预充电压HFVT的电压电平变成接地电压VSS或电压电源VDD减去开关Q31的临界电压而得到的电压；开关Q33的第一端接收电压电源VDD，其第二端耦接开关Q34的第一端与HFVN输出节点NHN，开关Q34的第二端则耦接接地电压VSS，因此可以让第二预充电压HFVN的电压电平变成接地电压VSS或电压电源VDD减去开关Q33的临界电压而得到的电压。
因此，预充电压控制电路310根据预充参考电压HFV来产生第一预充电压HFVT以及第二预充电压HFVN，并且还接收测试写入使能信号TWE以及测试数据信号TDA使得第一预充电压HFVT以及第二预充电压HFVN可为电源电压VDD、电压电源VDD减去晶体管的临界电压而得到的电压、接地电压VSS或预充参考电压HFV。
具体来说，测试比较电路320的反及闸NA34接收列地址信号X12B13B与测试数据使能信号TDE，并输出至反相器INV34，反相器INV34的输出端耦接反相器INV35的输入端与反及闸NA35的其中一输入端，反相器INV35的输出端则耦接反或闸NO33的其中一输入端。比较器312的非反相输入端接收测试参考电压TMREF，反相输入端从传输闸TG33或传输闸TG34接收第一预充电压HFVT以及第二预充电压HFVN的其中之一，比较器312的输出端耦接反及闸NA35与反或闸NO33的另一输入端。在此，测试参考电压TMREF为预设的固定电压值，其电压值会大于二分之一电源电压VDD或是高于预充参考电压HFV，并且小于电源电压VDD，举例来说，测试参考电压TMREF可以是四分之三电源电压VDD。
开关Q37受控于反及闸NA35的输出结果，其第一端耦接电源电压VDD，其第二端耦接测试节点NT，其中测试节点NT输出测试结果TFAIL。开关Q38受控于反或闸NO33的输出结果，其第一端耦接测试节点NT，其第二端耦接接地电压VSS。因此测试结果TFAIL的电压电平可受比较器312的输出结果而变成电源电压VDD或接地电压VSS。
此外，开关Q39的第一端也耦接至测试节点NT，其第二端耦接接地电压VSS，并受控于测试数据线预充信号TPIO，以在测试数据线预充信号TPIO的使能期间将测试结果TFAIL的电压电平下拉至接地电压VSS。闩锁电路314也耦接至测试节点NT，用以闩锁测试结果TFAIL的电压电平。
简单来说，测试比较电路320比较第一预充电压HFVT与第二预充电压HFVN的其中之一以及测试参考电压TMREF以产生测试结果TFAIL，来判断是否有存储单元MC失效，其中当第一预充电压HFVT与第二预充电压HFVN的其中之一大于测试参考电压TMREF时，测试结果TFAIL例如实质上等于电源电压VDD与接地电压VSS的其中之一，以表示对存储单元MC的数据感测成功，且当第一预充电压HFVT与第二预充电压HFVN皆小于测试参考电压TMREF时，测试结果TFAIL例如实质上等于电源电压VDD与接地电压VSS的其中另一，以表示对存储单元MC的数据感测失败。以下实施例将进一步详细说明读写测试以及判断是否有存储单元MC失效的实施方式。
接下来，请参考图6至图8，图6至图8分别示出依据本揭露的一实施例的存储装置的逻辑“0”及逻辑“1”的测试写入操作的波形图。图6至图8的动作可适用上述图1至图5的实施例。在测试写入操作中，以任一存储单元MC为例，图6显示对应的字线WL上的字线信号WLn、测试写入使能信号TWE、感测使能信号SE1与SE2、第一预充使能信号BLP1与第二预充使能信号BLP2的动作波形图。图7显示当写入数据为逻辑“0”时的测试写入操作，第一预充电压HFVT、第二预充电压HFVN、p通道控制电压SAP、n通道控制电压SAN、位线BLT与互补位线BLN的电压电平的动作波形图。特别说明的是图7与图8所显示不具标号说明的细直线线段乃是表示图6中的波形动作，不再标号是为了避免画面杂乱，本领域技术人员可搭配图6而知道这些细直线线段所表示的意义。
先搭配图1至图5，参考图6与图7，第一预充电压HFVT与第二预充电压HFVN在进行测试之前，由于传输闸TG31与传输闸TG32被导通而被维持在预充参考电压HFV的电压值大小。而在测试写入操作中，特别在测试写入感测期间tW中，第一预充电压HFVT与第二预充电压HFVN的其中之一的电压值低于电源电压VDD但高于预充参考电压HFV，且其中另一的电压值低于预充参考电压HFV，例如实质上等于接地电压VSS。
首先，以想要对存储单元MC写入表示逻辑“0”的数据为例，测试数据信号TDA被设置为低电平状态，并且此时字线信号WLn与测试写入使能信号TWE的电压为高电平状态，因此，开关Q31与Q34会被截止，而开关Q32与Q33会被导通，在此，开关Q31～Q34都是以n通道晶体管为例，但不限于此，使得预充电压控制电路310所提供的第一预充电压HFVT的电压被下拉至接地电压VSS，而第二预充电压HFVN则被上拉至电源电压VDD减去n通道晶体管的临界电压VTN而得到的电压的大小。需说明的是，电源电压VDD的电压值会大于预充参考电压HFV与临界电压VTN的电压值和。
接着，预充使能控制电路210将第一预充使能信号BLP1从原本的低电平状态切换至高电平状态，但第二预充使能信号BLP2维持低电平状态，以使第一开关T1与第二开关T2导通，第三开关T3截止，则位线BLT与互补位线BLN可以分别接收第一预充电压HFVT与第二预充电压HFVN。
特别说明的是，在本实施例中，当对存储单元MC进行测试写入操作时，且在第一预充使能信号BLP1切换至使能状态之前，即第一开关T1与第二开关T2导通前，第一预充电压HFVT与第二预充电压HFVN的电压电平已不相同。
接着，感测放大电压控制电路220将p通道控制电压SAP与n通道控制电压SAN从预充参考电压HFV分别切换至电源电压VDD与接地电压VSS。p通道控制电压SAP与n通道控制电压SAN的电压电平原本维持在低于电源电压VDD，在此与预充参考电压HFV相同，而在感测使能信号SE1与SE2的使能期间，关关Q21与关关Q22被导通，p通道控制电压SAP与n通道控制电压SAN分别被切换至电源电压VDD与接地电压VSS，以放大位线BLT与互补位线BLN之间的电压差，因此，在测试写入感测期间tW内，位线BLT的电压电平实质等于接地电压VSS，而互补位线BLN的电压电平则为电源电压VDD，以让存储单元MC储存表示逻辑“0”的数据。
接着，搭配图1至图5参考图6与图8，图8显示当写入数据为逻辑“1”时的测试写入操作，第一预充电压HFVT、第二预充电压HFVN、p通道控制电压SAP与n通道控制电压SAN的动作波形图。在测试写入操作中，以想要对存储单元MC写入表示逻辑“1”的数据为例，测试数据信号TDA被设置为高电平状态，在测试写入感测期间tW中，预充电压控制电路310所输出的第一预充电压HFVT，其电压值被上拉至电源电压VDD减去n通道晶体管的临界电压VTN而得到的电压的大小，而第二预充电压HFVN的电压电平则被下拉至接地电压VSS，详细的实施方式，本领域技术人员可从上述的实施例与通常知识获致足够的教示与建议，在此不再加以赘述。
图9至图11分别示出依据本揭露的一实施例的存储装置的测试读取操作的波形图。图9至图11的动作可适用上述图1至图8的实施例。请搭配图1至图5，参考图9至图11，在测试读取操作中，以任一存储单元MC为例，图9显示字线信号WLn、感测使能信号SE1与SE2、测试数据线预充信号TPIO、测试数据使能信号TDE、第一预充使能信号BLP1与第二预充使能信号BLP2的动作波形图。图10与图11分别显示测试读取操作的判断读取结果成功与失败两种情形下的第一预充电压HFVT、第二预充电压HFVN、p通道控制电压SAP、n通道控制电压SAN、位线BLT与互补位线BLN的电压电平的动作波形图。特别说明的是图10与图11所显示不具标号说明的细直线线段乃是表示图9中的波形动作，不再标号是为了避免画面杂乱，本领域技术人员可搭配图9而知道这些细直线线段所表示的意义。
先参考图9与图10，第一预充电压HFVT与第二预充电压HFVN在进行测试之前，由于传输闸TG31与传输闸TG32被导通而被维持在预充参考电压HFV的电压值大小。
当对存储单元MC进行测试读取操作时，以读取存储单元MC表示逻辑“0”的数据为例，在字线信号WLn的高电平状态，并且在测试读取感测期间tR之前，先进行数据线预充操作，即在测试数据线预充信号TPIO的使能期间，使得开关Q35、开关Q36与开关Q39导通，因此第一预充电压HFVT与第二预充电压HFVN先被上拉到实质上等于电源电压VDD，而测试节点NT实质上接收接地电压VSS。在此开关Q35与开关Q36以p通道晶体管，开关Q39以n通道晶体管为例。
结束数据线预充操作后，将测试数据线预充信号TPIO变为禁能(例如为低电平状态)，并将感测使能信号SE1与SE2改为使能，因此p通道控制电压SAP与n通道控制电压SAN分别从预充参考电压HFV被切换至电源电压VDD与接地电压VSS。
接着，第一预充使能信号BLP1从原本的低电平状态切换至高电平状态，而第二预充使能信号BLP2维持低电平状态。切换到高电平状态的第一预充使能信号BLP1会使得第一开关T1与第二开关T2导通，如果在同一条字线WL上的存储单元MC的数据都被成功感测，在测试读取感测期间tR中，第一预充电压HFVT与第二预充电压HFVN的电压电平不同，第一预充电压HFVT与第二预充电压HFVN其中之一的电压电平会维持在电源电压VDD，而其中另一的电压电平会被下拉到实质等于接地电压VSS，在图9的实施例中，是以第二预充电压HFVN维持在电源电压VDD且第一预充电压HFVT被下拉到接地电压VSS为例。
特别说明的是，在测试写入操作与在测试读取操作中，第一预充使能信号BLP1从低电平状态切换至高电平状态的时间点不相同，具体而言，第一预充使能信号BLP1在进行测试写入操作时切换电压电平的时间点早于在进行测试读取操作时的时间点。在测试写入操作中，第一预充使能信号BLP1早于感测使能信号SE1与SE2切换到高电平状态，然而在测试读取操作中，第一预充使能信号BLP1晚于感测使能信号SE1与SE2切换到高电平状态。
接着，比较器312接收测试参考电压TMREF与第一预充电压HFVT与第二预充电压HFVN的其中之一，例如是电压电平较高者，因此在本实施例中，比较器312接收测试参考电压TMREF与第二预充电压HFVN，其中测试参考电压TMREF的电压值被预设为四分之三电源电压VDD，第二预充电压HFVN此刻实质等于电源电压VDD。在测试读取感测期间tR，由于第二预充电压HFVN大于测试参考电压TMREF，因此测试结果TFAIL被设定为低电压电平，例如实质上等于接地电压VSS，以表示同一条字线WL上的存储单元MC的数据都被成功感测。
请参考图9与图11，如果在同一条字线WL上的存储单元MC发生数据感测失败的状况，第一预充电压HFVT与第二预充电压HFVN其中原本处于高电平状态的信号，在第一预充使能信号BLP1切换到高电平状态使得第一开关T1与第二开关T2导通后，其电压值会被接地电压VSS下拉，因而小于原本的电压电平。
在本实施例中，第二预充电压HFVN原本处于高电平状态，并且电压值实质上等于电源电压VDD，且第一预充电压HFVT的电压值大小实质上等于接地电压VSS。在测试读取感测期间tR，第一开关T1与第二开关T2导通后，第一预充电压HFVT还是等于接地电压VSS，但第二预充电压HFVN被下拉到接近二分之一电源电压VDD的大小，具体来说，第二预充电压HFVN的电压会降到电源电压VDD减去n通道晶体管的临界电压VTN而得到的电压的大小，在一实施例中，电源电压VDD为1.5V，n通道晶体管的临界电压VTN为0.7V，因此第二预充电压HFVN下降后的电压接近二分之一电源电压VDD的大小。
接着，比较器312接收测试参考电压TMREF与第二预充电压HFVN以进行比较，测试参考电压TMREF的电压值被预设为四分之三电源电压VDD，第二预充电压HFVN此刻的电压值接近二分之一电源电压VDD的大小，小于测试参考电压TMREF，因此测试结果TFAIL被设定为改变至高电压电平，例如实质上等于电源电压VDD，表示同一条字线WL上的存储单元MC的有感测失败的状态。
在图9至图11的实施例中，对存储单元MC进行测试读取操作时，在测试读取感测期间tR中，第一预充电压HFVT与第二预充电压HFVN的其中之一的电压值不大于电源电压VDD但会高于预充参考电压HFV，且其中另一的电压值低于预充参考电压HFV，例如等于接地电压VSS。
在另一实施例中，可以是第一预充电压HFVT处于高电平状态，并且比较器312接收测试参考电压TMREF与第一预充电压HFVT以进行比较，详细的实施方式，本领域技术人员可从上述的说明与通常知识获致足够的教示，在此不再赘述。
请参照图12，图12示出依据本揭露的另一实施例的存储装置对全部存储单元写入逻辑“0”的动作波形图。本实施例可适用于上述图1至图11的实施例的存储装置100。在图12中的实施例中，当存储装置100的电源启动(Power up)或重置状态(RESET)后，存储装置100会在延伸写入周期T内，例如小于200微秒到300微秒的范围内，在图12的实施例以延伸写入周期T将近300微秒为例，对存储装置100中的所有字线WL以及相连的所有感测放大电路110进行写入操作，并且以图12中的省略符号表示之。也就是说，本实施例的存储装置100能够在很短的时间内对所有字线WL上的存储单元MC写入数据逻辑“0”。而关于图12的动作波形的实施方式，本领域技术人员可从图6至图8的实施例获致足够的建议与教示，在此不再赘述。
综上所述，本揭露提供一种存储装置，包括：预充电压控制电路与感测放大电路。预充电压控制电路根据预充参考电压产生第一预充电压以及第二预充电压。感测放大电路耦接于位线与互补位线之间，用以感测耦接于位线的存储单元的数据，并且耦接预充电压控制电路，以使位线与互补位线分别接收第一预充电压与第二预充电压，其中，在预充操作中，第一预充电压与第二预充电压的电压电平相同，在预充操作之后的测试写入感测期间与测试读取感测期间，预充电压控制电路提供给位线与互补位线的第一预充电压以及第二预充电压的电压电平不同。如此，可以实现在一次周期(cycle)内选取字线上的多个感测放大器来进行并联测试模式。
虽然本揭示已以实施例揭露如上，然其并非用以限定本揭露，任何所属技术领域中技术人员，在不脱离本揭露的精神和范围内，当可作些许的更改与润饰，故本揭露的保护范围当视权利要求所界定者为准。