具体实施方式

在集成电路封装中实施多个集成电路裸片可以提高密度并提高性能。然而，封装集成电路器件的部分裸片可能有缺陷或可能未被使用。例如在主动对主动(active-on-active，AOA)器件中，裸片的堆叠可使得集成电路(IC)封装中的电路更接近，从而提高性能。在集成电路封装中使用的堆叠裸片可以通过堆叠晶圆(wafer)形成(被称为晶圆到晶圆键合)，然后切割堆叠的晶圆以形成在集成电路封装中实施的单独的堆叠裸片。然而，在制造过程中，由于是在切割堆叠的晶圆之前进行晶圆-晶圆的堆叠，因此不可能在堆叠裸片的架构中堆叠“已知良好的裸片”。即，在裸片堆叠中的裸片之间或裸片本身内可能存在缺陷，它们直到堆叠的晶圆被切割之后才能被识别。因此，缺陷容限和冗余是有益的。下面阐述的用于在集成电路器件中传输数据的电路和方法对于在堆叠裸片架构中实现的冗余方案是有利的。

下面阐述的电路和方法启用功率门控，以关闭多裸片集成电路器件(例如，使用晶圆到晶圆键合而形成的堆叠现场可编程门阵列(FPGA)子系统)中缺陷裸片或部分缺陷裸片上的电流。根据一些实施方式，所述电路和方法提供具有双功率门控电源(例如用于存储器件的较高电压(例如VGG)和用于诸如不需要较高电压的逻辑电路那样电路的较低电压(例如VCCINT))的3D堆叠裸片。供电门控减少了未使用的芯片的静态泄漏。然而，由于在某些实施方式中，供电门控区和非供电门控区可以共存于同一裸片上，因此非门控区和门控区之间可能存在寄生电流路径。在非门控区和门控区之间使用隔离单元可以阻止这些寄生电流路径。分离缓冲器的反相器的电路和方法提供隔离，其中第一反相器在电路的非门控电源区域上，第二反相器在与门控区域共享电源的门控电源上。

根据一些实施方式，驱动器的反相器可以跨两个裸片分开，其中反相器之一(例如缓冲器的第二反相器)可以被提供门控参考电压。因此，功率门控反相器充当门控和非门控电源之间的隔离单元，并将有效裸片中的驱动器与有缺陷裸片中的源极/漏极负载隔离。电路布置对面积没有影响，但改进了裸片-裸片连接的实施方案。也就是说，因为在传统器件的同一裸片上需要有缓冲器的两个反相器，将缓冲器的反相器在两个裸片之间分开，其中传统缓冲器布置的裸片的第二反相器将占据移动到下一裸片的反相器面积。因此，不存在面积影响，因为所使用的反相器实际上已移至另一裸片。

虽然说明书包括限定被认为是新颖的本发明的一个或多个实施方式特征的权利要求，但相信通过结合附图考虑以下描述将更好地理解电路和方法。虽然公开了各种电路和方法，但是应当理解，这些电路和方法仅仅是本发明布置的示例，其可以以各种形式体现。因此，本说明书中公开的具体结构和功能细节不应被解释为限制性地，而仅作为权利要求的基础，以及作为教导本领域技术人员以实际上任何适当详细的方式不同地使用本发明布置的代表性基础。此外，这里使用的术语和短语不旨在限制，而是提供对电路和方法的可理解的描述。

首先转向图1，示出了示例性堆叠集成电路器件100的框图。更具体地，基底102(这里作为示例示出为封装基底)被配置为接纳通过互连单元电连接的多个裸片，如将在图2中更详细地描述的。或者，基底可以包括位于封装基底上的中介层，或用于接收集成电路器件的裸片的任何其他单元。如图1所示，第一裸片堆叠包括具有对应互连层108的第一基底106，其中互连层108包括能够将信号路由到封装基底的互连单元。互连单元可以包括焊盘、混合互连技术或用于路由信号到裸片和从裸片路由信号的任何其他导电单元。第二基底110具有相应的互连层112，该互连层112包括能够路由信号的互连单元。第三基底114具有相应的互连层116，该互连层116也包括能够路由信号的互连单元。可以包括封装盖118，用来覆盖基底114或封装多个裸片。如图所示的基底和互连层对(106和108、110和112以及114和116)形成3个裸片，并且被配置为在裸片之间路由信号，如下面将参考图2更详细描述的。应当理解，图1的布置旨在通过示例的方式显示堆叠裸片的一般布置，其中裸片的具体布置可以具有面对面裸片(也称为工作面对工作面裸片)和面对背裸片(其中面代表后道工序(BEOL)的金属层侧，背代表基底)的不同配置。取决于裸片的配置，互连单元可以包括裸片的TSV或BEOL金属层。对于面到背的接合，裸片之间的互连在基底中实现(即TSV所在的位置)。根据一个示例，互连层112可以包括基底110(即背面)的金属层(即在一个面上)，其中互连层112和裸片110一起构成一个裸片层。从一个裸片到另一裸片或在基底封装和裸片之间的互连可以包括金属层或TSV，这取决于裸片的取向。应当注意，堆叠IC器件可以包括不同类型的TSV：例如在前道工艺期间生成的器件(诸如晶体管、电容器或电阻器)之前制造的先通孔TSV；在晶体管、电容器或电阻器器件图案化之后但在后道工艺中形成的金属层之前制造的中间通孔TSV；以及在后道工艺期间或之后制造的最后通孔TSV。中间通孔TSV目前是高级3D集成电路以及中介层堆叠的常用选项。

集成电路器件可以包括额外的裸片组，包括第二组裸片120，其可以以与裸片组104类似的方式实现，其中基底102使得能够在第一组裸片和第二组裸片之间进行信号通信。虽然示例性堆叠集成电路器件100以示例的方式示出，但应当理解，也可以植入裸片的其他布置，包括在封装基底的水平面上彼此相邻放置的裸片。此外，虽然参照集成电路器件的堆叠裸片描述了电路和方法的示例，但是应当理解，可以在封装基底的水平面上彼此相邻的裸片中实施电路和方法，其中第一组裸片104的裸片可以与第二组裸片120的裸片通信。根据一种实施方式，能够在裸片之间传输信号的缓冲器的反相器在裸片之间分开，其中缓冲器的第一反相器位于第一裸片与第二裸片之间的边界的第一侧，缓冲器的第二反相器位于第一裸片与第二裸片之间的边界的第二侧。边界可以是例如两个堆叠裸片的顶面和底面。或者，对于未堆叠的裸片布置(例如，位于基底或中介层的水平面上的裸片，或水平面上的不同组裸片堆叠的裸片)，边界可包括例如其中一个裸片的顶部或底部之一。例如，在两个裸片之间分开缓冲器的反相器的电路和方法可以包括在一个裸片堆叠的裸片中的缓冲器的反相器和另一裸片堆叠的裸片中的缓冲器的另一个反相器，其中边界包括至少其中一个裸片的顶部或底部之一。

现在转向图2，示出了示例性堆叠集成电路器件200的一部分的截面图，其可以是图1的集成电路器件的截面，但是具有5个裸片。堆叠集成电路器件200包括多个裸片，此处以裸片1-裸片5为例。每个裸片通常可以包括相同类型的单元，例如形成在硅中的有源单元(active element)、金属迹线和通孔，在每个裸片中用相同的附图标记表示。例如，每个裸片可以包括具有有源单元204的基底202，这里作为示例示出为晶体管，其包括在阱区209中的源极206和漏极208，以及包括栅极区210。

裸片的基底的有源单元通过互连单元相互连接或连接到其他裸片的单元，其中有源单元可以包括由非导电层分隔的金属层的金属迹线和通孔，其中通孔连接穿过非导电层的金属层的部分。更具体地，如图所示，互连单元212通过通孔214耦接在一起。延伸穿过基底的通孔216，通常被称为硅通孔(TSV)，自基底背面上的接触单元218延伸，该接触单元218可以耦接到接触单元220，接触单元220能够连接到延伸穿过绝缘层224的接触垫222，以提供外部连接。也可以实施其他接触单元，以提供裸片之间的电连接。例如，第一裸片的第一接触单元226可以电耦接到第二裸片的第二接触单元228，其中接触单元226和228可以是混合接触单元230的一部分。提供图2的例子，以示出其中可以实现如下文更详细描述的图3和4电路的器件的示例。

图2的电路以示例的方式示出，并且可以包括任何数量的裸片，它们可以以任何取向被实施。虽然在裸片1和裸片2之间示出了裸片的面对面布置并且在另一个裸片的连接中示出了面对背布置，但是应当理解，可以实施裸片的其他取向。部分或全部裸片可以是相同类型的器件，例如可编程逻辑器件(PLD)，或者可以是在不同裸片中具有特定功能，例如存储器或逻辑。

现在转向图3，示出了集成电路的一部分300的框图，其中具有接收功率门控参考电压的区域。用于传输信号的电路和方法可以在任何类型的集成电路器件中实现。然而，该电路和方法在具有专用于某些功能并且重复的电路单元的集成电路器件中是有益的，例如在以下图10和11中通过示例示出和描述的PLD中是有益的。

根据图3的例子，电路可以分为4个区域，包括具有对应功率门控电路303的第一电路区域302、具有对应功率门控电路305的第二电路区域304、具有对应功率门控电路307的第三电路区域306和具有对应功率门控电路309的第二电路区域308。对于每个电路区域，第一参考电压(第一Vref)被耦接到相应功率门控电路的第一输入310和输入312，其门控输出耦接到电路区域的第二输入314。如下文将更详细描述的，对应于第一参考电压的门控参考电压响应于对应的控制信号(在图3中被指定为控制1—控制4)耦接到电路区域。第二参考电压(第二Vref)被耦接到输入316。

虽然第二参考电压没有耦接到相应的功率门控电路，但第二功率门控电路可以在第二参考电压和输入316之间实现。根据一种实施方式，第一参考电压可以是较低的电压(例如VCCINT)，第二参考电压可以是较高的电压(例如VGG)。虽然以示例方式示出了4个区域，但应当理解，可以实现任意数量的区域，并且可以使用任意数量的门控和非门控参考电压。此外，可以实现单个参考电压或多于两个的参考电压。

现在转向图4，示出了集成电路布置的一部分400的框图，其中具有接收功率门控参考电压的电路块。图4的电路布置包括具有对应功率门控电路403的可配置逻辑单元(CLE)402、具有对应功率门控电路405的互连单元块404和具有对应功率门控电路407的配置随机存取存储器(CRAM)406。CLE、互连单元块和CRAM的细节将参考图10和11更详细地描述。

根据图4的实施方式，一些CLE 402被配置为在输入410处接收第一参考电压(例如VCCINT)，而其他CLE可以被配置为在输入410处接收门控第一参考电压。更具体地，对于门控第一参考电压，第一参考电压耦接到功率门控电路403的输入412，该输入也还被耦接以在控制输入414处接收CLE门控控制信号(例如CC1...CCn)。尽管CLE 402仅接收一个门控或非门控的参考电压，但是应当理解，CLE可以被配置为每个都接收门控和非门控电压，以及不止一个门控和非门控电压。

图4的电路布置还包括多个互连单元块404，以示例的方式示出为每个都接收第一参考电压和门控第一参考电压。更具体地，第一参考电压被提供给互连块404的输入420。对应的功率门控电路还被配置为用于互连单元块404中的每一个，以在输入422处接收参考电压并响应于耦接到控制输入426的对应控制互连信号(CI1-CIn)产生耦接到互连单元块404的输入424的门控参考电压。

图4的电路布置还包括多个CRAM块406，作为示例示出为每个都接收第二参考电压(VGG)和门控第二参考电压(门控VGG)。更具体地，对应的功率门控电路407被配置用于每个CRAM块406，以在输入432处接收第二参考电压(例如VGG)并响应于在控制输入434处的相应CRAM控制信号(CC1-CCn)生成耦接到CRAM 406的输入430的门控第二参考电压。虽然图4的电路布置包括具有不同功率门控布置的3种类型的电路块，但是应当理解，图4的布置是作为示例提供的，不同类型的电路块可以用不同的功率门控配置来实现。

在诸如具有双电压电源的可编程逻辑器件之类的集成电路器件中(例如，可以为存储单元提供更高的电压电源(VGG)，同时可以为核心提供标称电压(VCCINT))，对功率门控VCCINT可能是有益的。较高电压VGG的功率门控也可能是有益的，因为某些电路(例如接收较高电压的配置随机存取存储器(CRAM)单元)在7nm技术中可能存在泄漏，这可能高达集成电路器件总功率的15％。因此，如下文将更详细描述的，对坏裸片上的两个电压进行门控可能是有益的，不仅可以节省静态功率，还可以提高产量。

应当指出，虽然门控电源是有益的，但某些电路需要使用非门控电源才能为常开模块提供服务。例如，在3D集成电路中，诸如图1和图2的集成电路器件，当有缺陷芯片之一的电源被功率门控时，仍然需要有源信号通过有缺陷的功率门控裸片传播，这可能在缺陷裸片上具有功率门控负载(其中在裸片之间的信号通常为称为z信号(即在堆叠裸片之间沿z方向延伸))。将信号传输到有缺陷的裸片可能会产生从非门控电源到门控电源的寄生泄漏路径，并且还会由于路径上的寄生泄漏而导致功率门控裸片上的不确定悬空电容，这会对性能产生重大影响。因此，隔离电路在传统器件中是必须的，而隔离电路通常是昂贵且在面积受限的FPGA互连块中是不希望的。图5和6的隔离电路布置通过在2个裸片之间分开缓冲器的反相器而克服了传统隔离电路的缺陷，因此消除了对附加电路的需要。

有源z信号(即两个堆叠裸片之间垂直方向的信号)可以耦接到不同类型的负载，包括相邻裸片上的负载和跨多个裸片的负载。图5和图6中阐述的电路和方法通过将裸片互连单元的缓冲器(即驱动器)的双反相器分成两个反相级来克服传统器件的问题，其中第一反相器位于包括信号驱动器的一个裸片上，第二反相器位于作为负载裸片的第二裸片上。第一反相器可以使用非功率门控电源来实现以实现跨多个裸片的信号传输，而第二反相器可以在功率门控电源上。接收功率门控电源的第二反相器用作隔离单元。与需要不必要电路的传统隔离单元不同，分离驱动器的电路和方法提供有限的负载电容并提高裸片之间共享连接的性能，例如裸片之间共享的z连接。

也就是说，该电路和方法提供了连接到功率门控电源的反相器，由于分离技术，电路和方法可以在没有额外电路占用空间的情况下实现，并且提高了非功率门控解决方案的性能。在该电路和方法还实现了VGG的全功率门控的同时(这有助于提高产品的产量并节省额外的功率)，还可以使用跨裸片拆分反相器的策略而不管功率门控如何，以提高3D集成电路上的互连性能。

现在转向图5，示出了用于在集成电路器件的堆叠裸片之间传输信号的电路500的一部分的框图。图5的电路包括作为2个裸片的一部分的单元，并且更具体地，包括与第一裸片501和第二裸片502上的驱动器相关联的缓冲器的单元。电路500可以包括第一选择电路503，此处作为示例被示出为适于在第一输入504和第二输入506处接收输入信号(输入_1和输入_2)的多路复用器，其中在输入提供的、并响应于存储单元509生成的控制信号能够在输出510处生成(输入_1和输入_2信号的)选定的值。应当指出，存储器单元509可以是CRAM的一部分，并且接收参考电压(例如VGG)，如上面参考图4所描述的。需要说明的是，虽然选择电路503被配置为在输入508处接收用于选择所述选择电路的输入的选择信号，以及选择电路530被配置为通过接收VGG参考电压的存储器单元在输入537处接收选择信号，但应当理解，存储单元可以接收非门控的不同参考电压。即，选择电路503和530由始终导通的选择输入信号控制，以实现裸片之间的信号传输，例如裸片1和裸片3之间的信号传输，即使例如裸片2或裸片2的一部分有缺陷。虽然控制信号是通过存储单元提供给选择电路的控制输入的，但是应该理解，控制信号可以由其他能够使选择电路503和530始终导通的电路单元提供。

在输出510处产生的输出信号耦接到缓冲器513的第一反相器512，第一反相器512的输出通过互连单元516耦接到第二反相器514。第一反相器512和第二反相器514是在第一裸片和第二裸片之间分开的缓冲器的一部分。互连单元516可以是能够在第一裸片上的第一反相器和第二裸片上的第二反相器之间传输信号的任何类型的接触单元。举例来说，互连单元516可包括两个裸片的单元，例如接触垫、TSV、金属迹线或混合接合单元的单元。

第二反相器514可以在多个输入的第一输入520处耦接到选择电路518。响应于选择输入523处的输入，选择电路518的输出信号在输出522处产生。根据一些实施方式，选择输入523接收存储单元524和526的输出。存储单元524和526可以是接收门控参考电压(例如门控VGG电压)的CRAM的一部分。通过提供第二反相器514的门控，可以减少从非门控到门控电路区域的泄漏电流/寄生电流。在集成电路器件的电路中存在许多泄漏路径。例如，在裸片2的驱动路径中，例如在耦接到输入520的选择电路518的晶体管中，可能存在泄漏路径。更具体地，在包括被耦接到输入520的P沟道晶体管的传输门中可能存在泄漏电流，其中电流可能从P沟道晶体管的源极泄漏到晶体管的主体。在输入520和输入521之间的包括P沟道晶体管的路径中也可能存在泄漏。通过使用到反相器514的门控参考电压在将信号传输到反相器514的互连单元516之间提供隔离，可以减少裸片2中的电流泄漏，例如选择电路518中的电流泄漏。应当指出，电流泄漏一般在非门控区和门控区之间。除了电流泄漏之外，主动开启的路径会导致从非门控区域到门控区域的电流路径，其中门控电源提供的隔离将关闭这些电流路径。

为了能够通过互连单元516将来自反相器512的信号传输到集成电路器件的其他部分(包括裸片2的其他部分)或传输到集成电路器件的堆叠裸片布置的裸片3，在裸片2中提供附加单元。例如，接收参考电压(例如VCCINT)而不是门控参考电压(例如门控VCCINT)的反相器528被提供来确保通过互连单元516提供给裸片2的信号可以被提供给裸片2的其他部分和裸片3。反相器528接收在互连单元516处产生的信号并且将信号提供给其他电路单元用于路由信号。例如，其他电路单元可以包括具有输入532和输入534的多路复用器530，其被配置为接收信号，该信号可以被选择为响应于在选择输入537处接收到的信号而被提供到输出536的信号，其可以从存储器单元接收，该存储器单元可以是接收参考信号的CRAM存储器单元538。输出536被耦接到反相器540，反相器540接收参考电压Vref并通过互连单元542(其使信号能够传输到裸片3)将输出提供给集成电路器件的其他部分，例如裸片2或裸片3。通过提供反相器528和使信号能够从互连单元516传输到集成电路的其他部分的其他单元，来自裸片1的信号可以传输到集成电路的其他部分，这允许反相器514由门控参考电压控制，以避免集成电路的缺陷部分并防止可能不使用的器件中的电流泄漏，例如选择电路518。

所述电路和方法提供的好处是存在短路，例如裸片上的vccint-gnd短路。如果没有功率门控，则必须丢弃裸片。然而，通过功率门控，短路会转化为虚拟vccint-gnd短路，因此它用于避免vccint-gnd短路。Vccint是一个全局电源，它可能对堆叠中的所有裸片通用，而虚拟vcint是该特定裸片的本地电源。该本地电源的任何短路都可以与全局外部电源隔离。通过避免使用有缺陷的裸片以提高产量。例如，如果有3个裸片的堆叠，并且在一个芯片上有vccint-gnd短路，有必要丢弃具有多个裸片而其中一个裸片有缺陷且没有功率门控的器件。使用功率门控时，2个裸片的堆叠仍然可以正常工作。

现在转向图6，示出了用于在集成电路器件的堆叠裸片之间传输信号的电路600的一部分的另一框图。图6的电路类似于图5的电路，除了柱连接603在裸片601和602之间延伸，并且三态反相器适于向支柱连接提供和从支柱连接接收三态信号。如图6所示，缓冲器605的反相器604被配置为接收输入信号并受三态信号控制，使得如果不向柱连接发送信号，则三态反相器的输出可以是浮动的。三态反相器604的输出耦接到柱连接603，柱连接603也耦接到反相器606以便从柱连接603接收信号。反相器606由门控参考电压控制，并且与反相器604一起，形成在裸片1和裸片2之间分开的缓冲器。反相器606的输出在输入610处耦接到选择电路608。响应于在控制信号输入613处接收到的信号，在输出端612处生成选择电路608的选择输入。根据一些实施方式，提供给控制信号输入的信号可以来自存储器单元614和616，存储器单元614和616可以是接收门控电压(例如门控VGG)的CRAM单元。其他三态反相器(例如三态反相器618)可以耦接到柱连接603以使得数据从反相器604传输到裸片的其他部分或传输到裸片3。在支柱连接的情况下，使用具有确定反相器负载的拆分反相器也可以更好地控制延迟，并提供比非拆分解决方案更低的延迟。

现在转向图7，示出了可以在图5和6的电路中实现的示例性门控电路700的框图。可以使用耦接在参考电压Vref和地之间的一系列晶体管来生成门控参考电压。p沟道晶体管702具有源极和漏极，其中源极配置为接收参考电压，漏极耦接到n沟道晶体管704的漏极。第一控制信号(控制_1)耦接到晶体管702的栅极706，第二控制信号(控制_2)耦接到晶体管704的栅极708。门控参考电压(门控Vref)可以响应于控制信号而在晶体管702和704的漏极之间的节点处产生。生成门控VGG信号的特定示例将参考图8进行描述。

现在转向图8，时序图显示了图7的门控电路产生门控VGG信号的运行。对于无缺陷裸片，控制_1信号保持低电平以保持晶体管702导通。控制_2信号保持高电平直到VGG导通，然后变低，允许门控VGG信号跟随VGG。对于有缺陷的裸片，控制_2信号保持高电平，保持晶体管704导通，而门控VGG信号保持低电平。控制_1信号跟随VGG信号。

在存在有缺陷裸片的情况下，控制_1和控制_2都被拉低。控制_2信号保持在Vccint并且控制_1随Vgg上升。启动期间在门控Vref信号(例如门控VGG信号)上提供下拉电路，以确保在已知状态下唤醒。这可以通过Vccint控制的N沟道晶体管704来实现。在启动序列期间，晶体管704最初保持导通。然后，取决于器件是否有缺陷，Vgg传输门开关(晶体管704)将保持关闭或将开启。

如图5和6所描述的具有隔离的全VGG门控是有益的，如果没有这些隔离反相器，就不可能执行VGG功率门控，因为选择多路复用器中的PMOS晶体管将被导通，并且如果没有隔离反相器，就会有电流路径。此外，在门控VGG和接地之间的短路被克服的情况下，可以实现更好的产量。

现在转向图9，流程图示出了在集成电路器件中传输电路的方法；在块902处，提供第一裸片，例如图5和6的裸片1。在块904处，将第二裸片耦接到第一裸片，例如图5和6的裸片2。在块906处，如以上描述的，在第一裸片和第二裸片之间的边界的第一侧上提供缓冲器的第一反相器。在块908处，在第一裸片和第二裸片之间的边界的第二侧上提供缓冲器的第二反相器。例如，第一和第二反相器可以是图5的反相器512和514或图6的反相器604和606。在块910处，通过缓冲器在第一裸片和第二裸片之间传输数据。在块912处，提供功率门控用于反相器，例如缓冲器的第二反相器。

根据一些实施方式，第二反相器可以被配置为接收基于参考电压的门控参考电压，其中第一反相器被配置为接收参考电压。可以在第二裸片上实现第三反相器，其中第三反相器被配置为接收参考电压。根据一些实施方式，第一反相器可以包括三态反相器并且被配置为接收三态信号。例如，如图6所示，三态反相器的使用可能有利于与柱连接一起使用。功率门控电路可以根据各种实施方式来实现，其中功率门控电路可以耦接到缓冲器的第一反相器，并且其中功率门控电路被配置为将门控参考信号施加到第一反相器。第二裸片还可以包括被配置为接收第二门控参考电压的互连单元。互连单元可以包括具有选择输入的选择电路，该选择输入被配置为从存储单元接收控制信号，存储单元被配置为接收第二门控参考电压。第一反相器可以与第一裸片的输入/输出块相关联，第二反相器与第二裸片的输入/输出块相关联。

图9的方法可以使用图1-8和10-11所描述的电路，或使用一些其他合适的电路来实现。尽管描述了该方法的特定特征，但是应当理解，该方法的附加特征或与该特征相关的附加细节可以根据图1-9的公开内容来实施。

现在转向图10，显示了可编程逻辑器件的框图。虽然具有可编程资源的器件可以在任何类型的集成电路器件中实现，例如具有可编程资源的专用集成电路(ASIC)，但其他器件包括专用可编程逻辑器件(PLD)。一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括两个或多个“功能块”，它们通过互连开关矩阵连接在一起并连接到输入/输出(I/O)资源。CPLD的每个功能块都包含类似于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)器件中使用的两级和/或结构。另一种类型的PLD是现场可编程门阵列(FPGA)。在典型的FPGA中，一个阵列的可配置逻辑块(CLB)耦接到可编程输入/输出块(IOB)。CLB和IOB通过可编程路由资源的层次结构互连。这些CLB、IOB和可编程路由资源是通过将配置比特流(通常来自片外存储器)加载到FPGA的配置存储器单元中来定制的。对于这两种类型的可编程逻辑器件，器件的功能由为此目的提供给器件的配置比特流的配置数据比特(或在部分重新配置期间发送的配置数据比特)控制。配置数据比特可以被存储在易失性存储器(例如，静态存储器单元，如在FPGA和某些CPLD中)、非易失性存储器(例如闪存，如在某些CPLD中)或任何其他类型的存储器单元中。

图10的器件包括FPGA架构1000，其具有大量不同的可编程块，包括多千兆位收发器(MGT)1001、CLB 1002、随机存取存储器块(BRAM)1003、输入/输出块(IOB)1004、配置和时钟逻辑(CONFIG/CLOCKS)1005、数字信号处理块(DSP)1006、专用输入/输出块(I/O)1007(例如，配置端口和时钟端口)和其他可编程逻辑1008，例如数字时钟管理器、模数转换器、系统监控逻辑等。例如，一些FPGA还包括专用处理器块(PROC)1010，其可用于实现软件应用。

在一些FPGA中，每个可编程块包括可编程互连单元(INT)1011，具有与每个相邻块中的相应互连单元之间的标准化连接。因此，可编程互连单元一起实现所示FPGA的可编程互连结构。可编程互连单元1011还包括至和来自同一块内的可编程逻辑单元的连接，如在图10顶部所包括的例子所示。

例如，CLB 1002可以包括可配置逻辑单元(CLE)1012，其可以被编程以实现用户逻辑加上单个可编程互连单元1011。除了包括一个或更多可编程互连单元，BRAM 1003还可以包括BRAM逻辑单元(BRL)1013。BRAM包括与配置逻辑块的分布式RAM分开的专用存储器。通常，块(tile)中包含的互连单元的数量取决于块的高度。在图示的实施方式中，一个BRAM块具有与五个CLB相同的高度，但也可以使用其他数字。除了适当数量的可编程互连单元之外，DSP块1006还可以包括DSP逻辑单元(DSPL)1014。除了可编程互连单元1011的一个实例之外，IOB 1004还可以包括例如输入/输出逻辑单元(IOL)1015的两个实例。可以使用IOL1015来实现电路和方法。器件的连接的位置由为此目的被提供给器件的配置比特流的配置数据比特控制。响应于配置比特流的比特，可编程互连使得包括互连线的连接能够用于将各种信号耦接到在可编程逻辑中实现的电路或诸如BRAM或处理器的其他电路。

在图示的实施方式中，靠近裸片中心的列区域用于配置、时钟和其他控制逻辑。从该列延伸的配置/时钟分布区域1009用于跨FPGA的宽度分布时钟和配置信号。一些利用图10所示架构的FPGA包括附加逻辑块，这些附加逻辑块破坏了构成FPGA大部分的常规列状结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，图10中所示的处理器块PROC1010跨越若干列CLB和BRAM。

应当指出，图10仅用于说明示例性FPGA架构。列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中包含的逻辑块类型、逻辑块的相对大小以及被包含在图10的顶部的互连/逻辑实现方式纯粹是示例性的。例如，在实际的FPGA中，通常在CLB出现的任何位置都包含不止一列相邻的CLB，以促进用户逻辑的有效实现。虽然图10的实施方式涉及具有可编程资源的集成电路，但是应当理解，上述电路和方法可以在具有可编程资源和硬块的组合的任何类型的器件中实现。

现在转向图11，示出了图10的可编程逻辑器件的可配置逻辑单元的框图。具体地，图11以简化形式图示了图10的配置逻辑块1002的作为可编程逻辑示例的可配置逻辑单元。在图11的实施方式中，切片M 1101包括四个查找表(LUTM)1101A-1101D，每个查找表由六个LUT数据输入端A1-A6、B1-B6、C1-C6和D1-D6驱动，每个查找表提供两个LUT输出信号O5和O6。来自LUT 1101A-1101D的O6输出端分别驱动切片输出端A-D。LUT数据输入信号由FPGA互连结构经由输入多路复用器提供，输入多路复用器可由可编程互连单元1111实现，并且LUT输出信号也被提供给互连结构。切片M还包括：驱动输出端AMUX-DMUX的输出选择多路复用器1111A-1111D；驱动存储单元1102A-1102D的数据输入端的多路复用器1112A-1112D；组合多路复用器1116、1118和1119；反弹多路复用器电路1122-1123；由反相器1105和多路复用器1106(它们一起在输入时钟路径上提供可选的反相)代表的电路；以及具有多路复用器1114A-1114D、1115A-1115D、1120-1121和异或门1113A-1113D的进位逻辑。所有这些单元如图11所示耦接在一起。对于在图11所示的多路复用器中未示出选择输入的情形，选择输入由配置存储器单元控制。即，存储在配置存储器单元中的配置比特流的配置比特耦接到多路复用器的选择输入以选择多路复用器的正确输入。这些众所周知的配置存储器单元为了清楚起见从图11中以及从本文中的其他选择的图中省略。

在图示的实施方式中，每个存储单元1102A-1102D可以被编程为用作同步或异步触发器或锁存器。对于在切片中全部四个存储单元在同步和异步功能之间进行选择是通过对同步/异步选择电路1103进行编程而作出的。当存储单元被编程使得S/R(设置/复位)输入信号提供设置功能时，REV输入端提供复位功能。当存储单元被编程使得S/R输入信号提供复位功能时，REV输入端提供设置功能。存储器单元1102A-1102D由时钟信号CK计时，例如可以由全局时钟网络或互连结构提供时钟信号CK。这种可编程存储器单元在FPGA设计领域中是众所周知的。每个存储器单元1102A-1102D向互连结构提供寄存的输出信号AQ-DQ。由于每个LUT 1101A-1101D提供两个输出信号O5和O6，因此LUT可以被配置为两个具有五个共享输入信号(IN1-IN5)的5输入LUT，或一个具有输入信号IN1-IN6的6输入LUT。

在图11的实现方式中，每个LUTM 1101A-1101D可以在几种模式中的任何一种中起作用。在查找表模式下，每个LUT有六个数据输入信号IN1-IN6，这些信号由FPGA互连结构通过输入多路复用器提供。根据信号IN1-IN6的值，从配置存储器单元中可编程地选择64个数据值之一。在RAM模式下，每个LUT用作单个64比特RAM或两个具有共享寻址的32比特RAM。RAM写入数据通过输入端子DI1(通过多路复用器1117A-1117C用于LUT 1101A-1101C)提供给64比特RAM，或通过输入端DI1和DI2提供给两个32比特RAM。LUT RAM中的RAM写操作由来自多路复用器1106的时钟信号CK和来自多路复用器1107的写使能信号WEN控制，多路复用器1107可以选择性地传递时钟使能信号CE或写使能信号WE。在移位寄存器模式下，每个LUT用作两个16比特移位寄存器，或者串联耦接两个16比特移位寄存器以创建单个32比特移位寄存器。移入信号通过输入端DI1和DI2之一或两者被提供。16比特和32比特移出信号可以通过LUT输出端被提供，32比特移出信号也可以更直接地通过LUT输出端MC31提供。LUT1101A的32比特移出信号MC31也可以通过输出选择多路复用器1111D和CLE输出端DMUX被提供给用于移位寄存器链的通用互连结构。因此，上面阐述的电路和方法可以在诸如图10和11的器件之类的器件中或在任何其他合适的器件中实现。

因此可以理解，已经描述了用于在集成电路器件中传输信号的新电路和方法。本领域技术人员将理解，将看到存在结合所公开的发明的许多替代方案和等效方案。因此，本发明不受前述实施方式的限制，而仅受以下权利要求的限制。