具体实施方式

本文中描述了混合型增强模式电子部件，其包括组装成单个电子部件封装的耗尽模式晶体管和增强模式晶体管。可为高电压III-N器件的耗尽模式晶体管和可为低电压硅FET器件的增强模式晶体管以叠接电路配置布置以形成混合型器件，其可以与单个高电压E型III-N晶体管相同的方式操作，且在许多情况下实现与单个高电压E型III-N晶体管相同或类似的输出特性。耗尽模式晶体管相较增强模式晶体管具有较大击穿电压(例如，大至少三倍)。可被混合型电子部件在处于截止状态中时阻挡的最大电压至少与耗尽模式晶体管的最大阻挡或击穿电压一样大。本文中描述的混合型电子部件配置成使得可靠性和/或性能与封装中的常规混合型器件相比得以提高，同时降低组装过程的复杂性和成本。

图2A示出电子器件的横截面图，该电子器件包括电连接到高电压D型III-N器件123(例如GaN HEMT器件)以形成单个高电压混合型III-N器件100的低电压E型器件122(例如硅FET器件)。E型器件122包括半导体本体层25、在半导体本体层25的第一侧上的FET源极电极131和FET栅极电极132以及在半导体本体层25的与FET源极电极131相对的侧上的FET漏极电极133。

图2A的D型III-N器件123包括在合适的导电衬底14上生长的III-N材料结构24(例如GaN和AlGaN的组合)，该衬底14可为导电半导体，诸如硅(例如p型或n型Si)、GaN或任何其他充分导电的衬底。例如，衬底可为空穴浓度大于1x10¹⁹个空穴/cm³的掺杂p型，或衬底可为电子浓度大于1x10¹⁹个电子/cm^-3的掺杂n型。衬底可具有高热导率或低热导率，就低热导率衬底而言，可薄化衬底以提高散热。衬底可具有与III-N材料结构24的材料层中的任一个的晶格常数和/或热膨胀系数类似或不同的晶格常数和/或热膨胀系数。背面金属层42(例如Ti/Ni/Ag)可形成于衬底的与III-N材料结构24相对的背侧上。背面金属层42可用作允许衬底通过焊料、焊膏、导电环氧树脂、导电带或其他合适的附接方法附接到器件封装基底(例如引线框架)的接合层，其实现器件衬底14到器件封装基底的高质量机械、热和电连接。

III-N材料结构24可包括在衬底14上方生长的III-N缓冲层15，例如GaN或AlGaN。缓冲层15可通过在层中包括错位或点缺陷或通过使用补偿元素(诸如Fe、C和/或Mg)来掺杂层而使得为绝缘的或大体上不含偶存n型移动载子。缓冲层可始终具有大体上均匀的组分，或该组分可发生变化。例如，在一些实施中，缓冲层为组分上渐变的，诸如通过使缓冲层中的铝组分渐变(例如，衬底可为Al_xG_1-xN，其中x在整个衬底发生变化)。针对高电压应用，可优化缓冲层15的厚度和组分。即，缓冲层能够阻挡等于高压电源的电压或针对其使用的电路中的最大电压。例如，缓冲层15可能够阻挡大于600V或大于900V。缓冲层15的厚度可大于4μm，例如III-N缓冲层可具有5μm与8μm之间的厚度。

III-N材料结构可还包括III-N缓冲层15上方的III-N沟道层16(例如GaN)，以及III-N沟道层16上方的III-N势垒层17(例如AlGaN、AlInN或AlGaInN)。III-N势垒层17的带隙大于III-N沟道层16的带隙。III-N沟道层16具有与III-N势垒层17不同的组分，且III-N势垒层17的厚度和组分选择为使得在与层17与层16之间的界面相邻的III-N沟道层16中引起二维电子气(2DEG)沟道19(由图2A中的虚线指示)。

通常，III-N高电子迁移率晶体管(HEMT)从通过分子束外延(MBE)或反应器中的金属有机化学气相沉积(MOCVD)或其他技术生长的外延(即epi)III-N材料结构形成。III-N材料结构可以III族极性(例如Ga极)取向(诸如[0 0 0 1](C平面)取向)生长，如图2A中所示。即，HEMT的源极、栅极和漏极接触形成于III-N材料结构的III族面(例如[0 0 0 1]面)上方，其通常在III-N材料结构的与其上形成III-N层的衬底相对的侧上。替选地，III-N HEMT可形成于以N极(即N面)取向(诸如[0 0 0-1]取向(未示出))生长的III-N材料结构上。在此情况下，HEMT的源极、栅极和漏极接触形成于III-N材料结构的N面(例如[0 0 0-1]面)上方。此处，III-N材料结构可包括III-N缓冲层上方的III-N势垒层，以及III-N势垒层17上方的III-N沟道层16。III-N势垒层17的带隙大于III-N沟道层16的带隙，且III-N势垒层17的厚度和组分选择为使得在与III-N沟道层16与III-N势垒层17之间的界面相邻的III-N沟道层16中引起二维电子气(2DEG)沟道19。N极III-N材料具有带与III族极性III-N材料相对的方向的极化场，由此可实现不能使用III族极性结构制造的III-N器件的实施。

绝缘层18(例如介电层)在III-N材料结构的顶表面上方生长或沉积。绝缘体18可例如由以下各者形成或包括以下各者：三氧化二铝(Al₂O₃)、二氧化硅(SiO₂)、Si_xN_y、Al_{1- x}Si_xN、Al_1-xSi_xO、Al_1-xSi_xON或任何其他宽带隙绝缘体。尽管绝缘体18示出为单个层，但其可替选地由在不同处理步骤期间沉积的若干层形成以形成单个组合绝缘层。绝缘层18可始终为恒定的或由各种类型的绝缘材料形成，例如，绝缘层可具有由MOCVD SiN(例如通过MOCVD沉积的SiN)形成的第一部分和由PECVD SiN(例如通过PECVD沉积的SiN)形成的第二部分。

源极电极134和漏极电极136形成于器件100的与衬底相对的侧上，以使得器件100特征化为横向III-N器件(即源极和漏极在器件的同一侧上，且电流流动通过横向地在源极134与漏极136之间的器件)。源极电极134和漏极电极136欧姆接触且电连接到层16中形成的器件2DEG沟道19。源极电极134和漏极电极136(例如源极接触和漏极接触)可由金属堆叠形成。凹口可形成于III-N势垒层17中以实现源极电极134和漏极电极136到2DEG沟道19的改进的欧姆接触。金属堆叠可为Ti/Al/Ni/Au、Ti/Al或其他合适的金属。源极接触134、漏极接触136可通过金属蒸发和后沉积退火工艺形成。还可使用其他欧姆接触工艺，包括溅射和干式蚀刻处理。

器件100还包括栅极电极135，例如栅极接触。栅极电极135可形成为使得绝缘层18至少部分地在栅极电极与III-N材料结构24之间，如图2A中所示，或替选地，栅极电极135可形成为使得其与III-N材料结构24(未示出)接触。栅极电极135可由合适的导电材料(诸如金属堆叠，例如钛/铝(Ti/Al)或镍/金(Ni/Au))形成，且可通过金属蒸发或溅射或化学气相沉积或各种原子层沉积(ALD)来沉积。栅极电极135可替选地为另一导电材料或材料堆叠，包括具有大功函数的一种或多种材料，诸如具有大功函数的半导体材料(例如p型多晶硅、氧化铟锡、氮化钨、氮化铟或氮化钛)。

栅极电极135通过穿过暴露出衬底14的顶表面的部分的III-N材料结构24的部分形成的通孔38(例如epi穿孔或TEV)电连接到衬底14，如图2A中的虚线区所示。栅极电极135的金属至少部分地形成于通孔38中，以使得III-N器件23的栅极电极135电连接到衬底14。尽管图2A中的虚线区示出通过2DEG沟道19的通孔38，但通孔38以使得2DEG沟道19在源极电极134与漏极电极136之间为连续的方式形成(例如通孔形成于器件的有源区外部的区中)，如图2B和图2C中进一步示出。

图2B和图2C分别说明图2A的III-N器件123的平面图和横截面图，其中图2C的横截面图由图2B的虚线27指示。器件的有源区由虚线区26指示。在有源区外部，通常(例如通过离子注入)蚀刻或另外处理半导体材料，以使得不存在导电沟道，从而防止设计成彼此绝缘的器件的部分之间的短路。如图2B和图2C中所见，通孔38和38’形成于有源区26外部且延伸穿过暴露出衬底14的顶表面的部分的III-N材料结构24。栅极电极金属至少部分地形成于通孔38和38’中，以使得栅极电极135电连接到衬底14。如本文中所使用，晶体管的“有源区”指代源极区和漏极区以及图2B和图2C中的含有位于源极电极134与漏极电极136之间的器件沟道的区(即区26)。

现返回参考图2A，低电压E型器件122电连接到高电压D型III-N器件123以形成混合III-N器件100。此处，E型器件122的漏极电极133通过源极接触的部分直接接触III-N器件123的源极电极134(例如安装在其上)且与其电连接，该源极接触示出为形成于绝缘层18的部分上方的源极垫137。源极垫137可在D型器件123的有源区上方延伸，如图2A中所示，以使得E型器件122直接安装在D型器件123的有源区上方。替选地，绝缘层18可在D型器件123的有源区外部延伸，源极垫137可在D型器件123的有源区外部的绝缘层18上方延伸，且E型器件122可安装在D型器件123的有源区外部的源极垫137上。E型器件122的漏极133可例如通过焊料、焊膏、导电环氧树脂、导电带或其他合适的附接方法连接到D型器件123的源极垫137，其实现FET漏极电极133与源极电极134的源极垫137之间的高质量机械、热和电连接。单个封装中组装的常规混合型器件通常在陶瓷绝缘衬底(诸如AlN垫板)上并排包装加工，且需要外部导线连接件进行FET漏极与HEMT源极连接。然而，直接在D型器件123上安装E型器件122(如图2A中所示)消除对外部导线连接件和陶瓷衬底的需要。此大大降低电路的寄生电感，从而允许更高额定电流和更快切换速度。

图3为集成到电子部件封装200中的混合型III-N器件100的透视图。封装200为三端封装，包括导电结构性封装基底310(例如铝、铜或镍引线框架)、栅极引线312(即第一终端)、源极引线311(即第二终端)和漏极引线313(即第三终端)，其中栅极引线312和漏极引线313与导电结构性封装基底310电性绝缘，且源极引线311电连接到导电结构性封装基底310。可以可选地包括安装孔29。另外，封装200可包括围封器件的塑料或金属外壳(未示出)。混合型器件的衬底14直接安装且电连接到导电结构性封装基底310。衬底14可例如通过焊料、导电环氧树脂、导电带或其他合适的附接方法安装到封装基底，其实现衬底14到结构性封装基底310的高质量机械、热和电连接。通常，在常规混合型器件封装方法中，使用在器件衬底14与封装基底310之间的陶瓷或绝缘衬底(例如AlN垫板)以使衬底与封装绝缘。封装基底310可直接安装到散热片(未示出)，以使得封装基底310和散热片电性且热接触，即其电连接，且由混合型器件产生的热量可经由散热片耗散。散热片还可为电路接地，或其可电连接到电路接地，在此情况下封装基底310、衬底14和III-N器件的栅极135分别电连接到电路接地。

封装200的栅极引线312通过连接件41耦接(例如电连接)到E型器件122的栅极电极132。封装200的漏极引线313通过连接件43耦接(例如电连接)到III-N器件123的漏极电极136。导电结构性封装基底310通过连接件42耦接(例如电连接)到E型器件122的源极电极131。III-N器件123的栅极电极135通过导电衬底14和通孔38/38’耦接(例如电连接)到导电结构性封装基底310。连接件41、42和43可包括单个焊线(如所示)或多个平行焊线、带状物、导电金属夹或包括诸如铝(Al)、金(Au)、铜(Cu)等导电材料或其他合适材料的其他连接件。

如图3中所见，D型III-N器件123的栅极接触135通过通孔38/38’电连接到衬底14，该通孔穿过III-N材料结构24形成。此外，如先前所描述，衬底14直接安装到导电结构性封装基底310，以使得其电连接。此配置允许III-N器件的栅极电极135电耦接(例如电连接)到封装器件200的源极引线311，而不使用如常规方法中所需的外部导线连接件。此配置还允许栅极电极135电耦接(例如电连接)到E型器件122的源极电极131。栅极电极135可含有对于器件测试(例如器件检测)实用的暴露于D型器件123的顶表面(如图3中所示)的接触垫区，然而将栅极电极135的顶表面完全包封在介电材料(诸如介电层18)中可为优选的，以使得在D型器件123的顶表面上不存在栅极电极135的暴露区。另外，常规混合型器件组装方法通常使用在器件衬底14与封装基底310之间的陶瓷或绝缘垫板(例如AlN垫板)以使衬底与封装源极引线311绝缘。这需要使用额外导线连接件来将栅极电极135连接到封装源极引线311。当绝缘垫板被包括在封装基底310与D型器件的衬底14之间时，衬底14不保持在固定电压而是在浮动电势(例如在D型器件的栅极135的电压与D型器件的漏极136的电压之间的某处)，从而引起大体上比D型器件的漏极136与D型器件的栅极135之间的电压差更小的D型器件的漏极136与D型器件的衬底14之间的电压差。去除陶瓷垫板及将衬底14连接到封装基底310使衬底电压固定在0V(即接地电势)，从而导致跨III-N缓冲层15保持全栅极-漏极电压。因此，需要进行关于III-N缓冲层15的精心设计考虑以维持足够器件击穿电压特性(例如，可使缓冲层15较厚以防止由跨缓冲层的增加的电势引起的泄漏和/或击穿)。因此，混合型III-N器件100可组装成部件封装200而不包括陶瓷垫板且具有不超过三个连接件，而需要陶瓷垫板或组装成没有通孔38的常规组装方法将需要4个或更多个连接件。这减少封装的所需部件的数量(例如材料或BOM清单)，从而降低总体组装成本。图3的部件封装200示出引线式封装，诸如TO-220或TO-247。然而，可使用具有无引线封装的替选实施例，该封装诸如方形扁平无引线封装(QFN)、表面安装器件(SMD)或无损封装(LFPAK)。另外，封装200的部件可以最适合设计者的需求和封装类型的方式定向或布置。

图4示出图1的混合型器件的电路示意图且还指示固有地存在于器件中的各种寄生电感和电容。D型器件23的寄生栅极-漏极电容(C_GD)表示为电容器57。E型器件22的本征体二极管由二极管37表示。E型器件22的源极连接的寄生电感表示为电感器54，且D型器件23的栅极连接的寄生电感表示为电感器53。当图4的电路在类似于图3的封装200的部件封装中实施时，电感器54表示将E型器件122的源极131连接到封装基底310的导线(例如图3中的导线42)的电感，其中由图4中的虚线56围封的区表示图3的封装基底310。封装源极引线311可连接到电路接地55。为了使D型器件23的栅极电极35连接到E型器件22的源极电极31，外部栅极导线连接件用于将D型器件23的栅极电极35连接到封装源极引线11(或连接到封装基底)。此栅极导线连接件引起D型器件23的栅极电极35与封装源极引线11(或封装基底)之间的显著电感(由电感器53表示)。寄生电感53和54可减缓器件的导通和截止时间并增加切换损失，从而降低器件的性能。

在图2A中所示的混合型器件100中，D型器件123的栅极电极135借助于通孔38电连接到衬底14。因此，当器件100实施于封装200中时，如图3中所示，不需要D型器件123的栅极135与封装基底310之间的外部导线连接件，这是因为栅极135电连接到导电衬底14且导电衬底14直接安装到(且由此电连接到)封装基底310。此外，与对应于图1的器件所需的外部连接的寄生电感53相比，通过通孔38与衬底14的栅极连接的寄生电感显著降低。因此，与封装100中装入的图1的器件相比，部件封装200中装入的器件100显示切换特性显著提高、导通电阻退化减少和显著更低的封装成本。下文进一步描述切换性能提高中的一些。

图5A、图5B和图5C示出操作半桥降压转换器电路的三种不同模式。半桥电路包括连接到高电压节点91的高侧开关82和连接到接地节点92的低侧开关83。电感器93连接于节点94(其在低侧开关83与高侧开关82之间)与电路的输出节点V_OUT之间。第一电容器86连接于高电压节点91与DC接地92之间。第二电容器87连接于电路的输出节点V_OUTDC接地92之间。低侧开关83选择为具有提高降压转换器电路的效率的性质。具体地，开关83应具有低导通电阻(R_DS(ON))和低切换损失。开关83可例如为图1的混合型器件。或者，开关83可实施为图3的部件封装200中组装的图2A-2C的混合型器件100。

图5A-5C的降压转换器半桥可操作如下：参考图5A，在第一操作模式中，高侧开关82的栅极被偏置为导通(即，V_GS82>V_TH)，且低侧开关83的栅极被偏置为截止(即，V_GS83<V_TH)。电流97在正向方向上从高电压节点91通过高侧开关83流至节点94。电流被低侧开关83阻挡且流动通过电感器93，如电流路径97所示。当器件在第一操作模式中操作时，如果高侧开关82的栅极-源极电压切换为低或截止(即，切换为V_GS82<V_TH)，以使得两个开关82和83的栅极被偏置为截止，那么降压转换器切换为图5B中所示的第二操作模式。电流必须继续流动通过电感器93。

图6A说明在图5A和图5B中所示的第一操作模式与第二操作模式之间的过渡时间T₁期间通过低侧开关83的电流路径。在过渡时间T₁期间，(图5A-5C中所示的)节点94处的电压被拉低直到其变为负的，且位移电流流动通过D型器件23的寄生栅极-漏极电容器57，如图6A中的电流路径I_AC所示。当节点94处的电压变为足够负的时，E型器件22的本征体二极管37导通且开关83变为反向导电的。此被称为反向导电模式(即自由旋转二极管模式)。在过渡时间T₁结尾处，开关83从截止过渡到反向导电，且电流突然从通过D型器件22的栅极-漏极电容器57的位移电流过渡为反向DC电流，该反向DC电流流动通过E型器件22的本征体二极管37和D型器件23的沟道，如图6B中的电流路径I_DC所指示。当通过电感器93的操作电流高时，电流路径过渡可导致跨D型器件23的栅极的电压尖峰和振铃。此电压尖峰将注入电荷到D型器件23的栅极介电质18中且引起D型器件的导通电阻(R_ON)的增加，从而增加混合型器件的导通电阻。由于电感器93中的电流必须为连续的，因此即使开关83的栅极被偏置为截止，图5B的电路中也需要开关83的反向导电。

返回参考图5C，在将高侧82的栅极切换为截止后(如图5B中)，低侧开关83切换为导通(即，切换为V_GS83>V_TH)，从而使降压转换器在第三操作模式下操作，在该操作模式中，电流在与第二模式相同但使低侧开关83被偏置为导通的方向(反向方向)上继续流动通过低侧开关83。与第二操作模式相比，在第三操作模式期间使低侧开关被偏置为导通减少跨E型器件22的电压降，且与第二操作模式相比允许更高效率。需要截止高侧开关82与导通低侧开关83之间的足够空载时间，以防止意外高电压轨对地短路。

器件和相关联封装的设计可为用于在反向导电模式期间确定低侧开关83的性能的关键因素。通过将封装200中的器件100实施为低侧器件83且从而消除对D型器件23与封装基底之间的外部栅极导线的需要(由于D型器件栅极通过通孔38连接到封装基底)，降低封装器件中的寄生电感(通过电感器53示出)。这又减少在第一操作模式与第二操作模式之间的电流路径过渡期间由D型器件23的栅极经历的电压尖峰和振铃。出人意料的是，与具有外部栅极导线的常规封装相比，显示此以显著降低在极高反向DC电流下操作的器件的导通电阻的退化(即增加)。此结果为出乎意料的。当器件100在封装200中实施为低侧开关83时，开关83能够使用在第二和第三操作模式期间大于50A或甚至大于70A的反向DC电流操作，同时展现导通电阻的几乎不增加。例如，导通电阻的增加可小于5％。具有外部栅极导线连接的常规封装可通常展现当在30A或更小的反向DC电流下操作时大于30％或甚至更大的导通电阻的增加。低侧开关83能够在第一操作模式期间阻挡大于600V的电压。另外，高侧开关82可为与低侧开关83相同类型的开关但不经受相同突发电流过渡条件，且可设计为具有较少严格要求。

图7A、图7B和图7C示出操作半桥升压转换器电路的三种不同模式。半桥电路包括连接到高电压节点91的高侧开关84和连接到接地节点92的低侧开关85。电感器101连接于节点102(其在低侧开关85与高侧开关84之间)与电路的输入节点VIN之间。第一电容器88连接于输入节点VIN与DC接地92之间。第二电容器87连接于高电压节点91与DC接地92之间。此处，不同于降压转换器，需要精心挑选高侧开关84以提高升压转换器电路的效率。具体地，开关84应具有低导通电阻(R_DS(ON))和低切换损失。开关85可例如为图1的混合型器件。或者，开关85可实施为图3的部件封装200中组装的图2A-2C的混合型器件100。

图7A-7C的升压转换器半桥可操作如下：参考图7A，在第一操作模式中，高侧开关84的栅极被偏置为截止(即，V_GS84<V_TH)，且低侧开关85的栅极被偏置为导通(即，V_GS85<V_TH)。电流流动通过电感器101至节点102且在正向方向上流动通过低侧开关85至接地92，如电流路径103所示。当器件在第一操作模式中操作时，如果低侧开关85的栅极-源极电压切换为截止的低(即，切换为V_GS85<V_TH)，以使得两个开关84和85的栅极被偏置为截止，那么升压转换器切换为图7B中所示的第二操作模式。电流必须继续流动通过电感器101。

在第一操作模式与第二操作模式之间的过渡期间通过高侧开关84的电流路径可类似于图6A和图6B中描述的电流路径。在过渡期间，节点102处的电压被拉得更高，且位移电流流动通过开关84中使用的D型器件的寄生栅极-漏极电容器。当节点102处的电压变为足够高于高电压节点91时，开关84中使用的E型器件的本征体二极管导通且开关84变为反向导电的。在从截止到反向导电的过渡期间高侧开关84的行为和效应类似于图5A-5C的减压转换器和图6A和图6B的低侧开关83中描述的行为和效应。

返回参考图7C，在将低侧开关85的栅极切换为截止后(如图7B中)，高侧开关84的栅极切换为导通(即V_GS84>V_TH)，从而使得升压转换器在第三操作模式下操作，在该模式下，电流在与第二模式相同的方向上流动通过高侧开关84。与第二操作模式相比，在第三操作模式期间使高侧开关被偏置为导通减少跨开关84的E型器件的电压降，且实现更高效率。需要截止低侧开关85与导通高侧开关84之间的足够空载时间，以防止意外高电压轨对地短路。当混合型器件封装部件200用作高侧开关84时，图7A-7C的升压转换器电路能够支持与关于图5A-5C的低侧开关83描述的性能特性类似的性能特性。另外，低侧开关85可为与高侧开关84相同类型的开关但不经受相同突发电流过渡条件，且可设计为具有较少严格要求。

参考图8，示出混合型III-N器件的另一配置。图8的器件800类似于图2A的器件100，不同之处在于，III-N材料结构24制造于绝缘衬底814(例如蓝宝石衬底)或半绝缘衬底(具有≥1E5Ω·cm的电阻率)(例如碳化硅衬底，而非导电硅衬底)上，如图2A中所示。如先前针对图2A的封装器件100所讨论，导电硅衬底14在0V处接地，从而导致跨缓冲层15保持全栅极-漏极电压。这需要III-N缓冲层15的精细设计考虑，其限制器件100的高击穿电压。通过使用器件800中的蓝宝石(或其他绝缘或半绝缘)衬底，器件800的击穿电压可显著大于器件100的击穿电压。例如，器件800的击穿电压可大于1200V、大于2400V，且在一些具体设计实施中大于10kV。典型的蓝宝石衬底具有～700μm的标称厚度。然而，可使衬底814薄化以提高衬底的热性能。例如，绝缘衬底814可具有小于200μm的厚度。

在器件800中，栅极通孔838延伸穿过III-N材料结构24的整个厚度和绝缘衬底814的整个厚度，以允许D型器件123的栅极135电连接到背面金属层842。背面金属层842可具有与器件100的背面金属层42类似的性质(例如电导率)，或替选地，层842可为不同的。例如，背面金属层842可为具有大于6μm的厚度的镀覆材料，诸如Ni或Cu层。栅极通孔838可形成于与栅极通孔38类似的器件的区中，例如器件的有源区外部。栅极通孔838可使用多种不同制造方法形成。例如，栅极通孔838可通过蚀刻(例如干式或湿式蚀刻)或激光消融(或两者的组合)穿过III-N材料结构24和衬底814而形成，从而形成穿过衬底的与材料结构24相对的侧的孔。

替选地，栅极通孔838可通过蚀刻穿过III-N材料结构24的整个厚度且部分地蚀刻穿过衬底814(例如通过蚀刻200um到700um衬底中)而形成。接着，栅极通孔838通过溅射沉积或镀覆用金属堆叠(诸如Al、Ni或Cu)填充。在金属沉积步骤之后，可通过将衬底的与III-N材料堆叠相对的侧研磨到小于200μm的厚度来使衬底838薄化，从而暴露出衬底的背表面上的金属堆叠。在衬底薄化之后，可沉积背面金属层842，其中与栅极通孔中形成的栅极金属堆叠进行电连接。

可在形成栅极通孔838之前或之后在衬底的与III-N材料层24相对的侧上形成背面金属层842。栅极通孔838的蚀刻可在于衬底814的背侧上且至少部分地在从背侧的栅极通孔838中形成金属堆叠的金属沉积步骤之后进行，其中金属堆叠接触III-N器件123的栅极金属135。

器件的前侧和器件的背侧可同时双侧Cu镀覆，以使得同时在单个工艺步骤中，栅极通孔838从器件的前侧镀覆且背面金属层842从器件的背侧镀覆。镀覆的Cu层可在器件的两侧上具有10μm或更大的厚度。延伸穿过绝缘衬底814的整个厚度的栅极通孔838允许器件800实施于与图3的器件200的封装类似的封装中，以使得D型III-N器件123的栅极135可电连接到封装基底310而不使用外部栅极导线连接件。

参考图9，示出混合型III-N器件的另一配置。图9的器件900类似于图2A的器件100，不同之处在于，低电压E型器件122和高电压D型III-N器件123在器件900中以“并排”配置封装相较针对器件100为“叠片”配置。如先前针对“叠片”(例如图2A的器件100)所讨论，E型器件122直接安装在D型器件123的源极垫137上，以消除对将D型器件的源极电极134连接到E型器件的FET漏极电极133的外部导线连接件的需要。然而，在一些应用中，D型III-N器件123可能太小而不能允许将E型FET 122直接安装到D型器件的顶侧上的源极垫137的足够区。针对具有这些大小限制的应用，混合型器件可以“并排”配置来布置，如图9中所示。

垫板291安装于E型器件122与封装基底310之间。垫板可包括陶瓷或绝缘层297(例如AlN)，其中金属层298和299在绝缘层297的相对侧上。金属层299充当接合层，从而允许垫板通过焊料、焊膏、导电环氧树脂、导电带或另一合适的附接方法附接到器件封装基底310，其允许垫板291到器件封装基底310的高质量机械和热连接。器件122的漏极电极133通过焊料、焊膏、导电环氧树脂、导电带或另一合适的附接方法安装到绝缘垫板291的顶侧上的金属层298。III-N器件123的源极电极134通过导线连接件44电连接到E型器件122的漏极电极133，该导线连接件从源极电极134延伸到绝缘垫板291的顶部金属表面298。这导致源极电极134和FET漏极电极133电连接。器件900的剩余导线连接和配置可类似于图2A的器件100的连接和配置。器件900可具有优于器件100的优势，在于可实现更小/更便宜III-NHEMT的使用。然而，器件900相较于器件100还可需要增加的封装复杂性。

图10中示出另一混合型III-N器件1000。图10的器件1000类似于图9的器件900，除了实施低电压E型器件的替选设计，从而使E型器件和D型器件以“并排”配置封装而不使用陶瓷垫板。典型的硅MOSFET(诸如器件900的FET 122)为制造成使得FET漏极133在半导体本体25的底侧上且FET栅极132和FET源极131在半导体本体25的顶侧上的竖直器件。然而，器件1000是使用具有替选半导体本体125的硅MOSFET来实施，其中FET源极电极231在半导体本体125的一侧(例如底侧)上，且FET栅极电极232和FET漏极电极233在半导体本体125的与FET源极电极231相对的同一侧(例如顶侧)上，以形成反相E型FET 124。因此，FET 124可实施于器件1000中以消除器件900中包括的绝缘垫板291和源极连接件42。

如图10中所见，反相E型FET 124的源极电极231通过焊料、焊膏、导电环氧树脂、导电带或另一合适的附接方法直接安装并电连接到导电结构性封装基底310，其实现FET 124与封装基底310之间的高质量机械、热和电连接。III-N器件123的源极电极134通过导线连接件144连接到E型FET 124的漏极电极233。器件1000相较器件900可为更优的，在于由于消除了若干封装部件(包括图9中所示的绝缘垫板291和源极连接件42)降低封装复杂性和成本。

已描述许多实施。然而，将理解，可在不脱离本文中所描述的技术和器件的精神和范围的情况下进行各种修改。因此，其他实施在随附权利要求书的范围内。