阅读说明：本技术 设置有包括指令寄存器矩阵的jtag测试接口的存储器组件 (Memory assembly provided with a JTAG test interface comprising a matrix of instruction registers ) 是由 A·特罗亚 A·蒙代洛 于 2019-05-31 设计创作，主要内容包括：一种存储器组件包括：存储器单元,其包含存储器胞元阵列；所述存储器单元的控制器；和JTAG测试接口,其包含被调适成将所述存储器组件与主机装置和/或测试机器连接的多个接触垫,其中所述测试接口另外包括多个测试寄存器,所述测试寄存器被配置成存储用于执行所述存储器组件的所述测试的操作指令,且其中那些测试寄存器组织成矩阵配置,所述矩阵的每一行与特定地址相关联。还公开相关芯片上系统装置和相关方法。(A memory assembly comprising: a memory unit comprising an array of memory cells; a controller of the memory unit; and a JTAG test interface including a plurality of contact pads adapted to connect the memory component with a host device and/or a test machine, wherein the test interface additionally includes a plurality of test registers configured to store operating instructions for performing the test of the memory component, and wherein those test registers are organized in a matrix configuration, each row of the matrix being associated with a particular address. Related system-on-chip devices and related methods are also disclosed.)

具体实施方式

参考那些图式，本文将公开涉及设置有改进的测试接口的存储器组件(具体地说，包含非易失性存储器)的系统和方法。

更具体地说，如将在下文中详细描述，实例存储器组件包括：存储器单元，其包含存储器胞元阵列；所述存储器单元的控制器；和JTAG测试接口，其包含被调适成将所述存储器组件与主机装置和/或测试机器连接的多个接触垫，其中所述JTAG测试接口另外包括多个测试寄存器，所述测试寄存器被配置成加载有用于执行所述存储器组件的所述测试的操作指令，且其中那些测试寄存器组织成矩阵配置，所述矩阵的每一行与特定地址相关联。在下文还公开包括以上所提到的存储器组件的芯片上系统(SoC)装置。

此外，用于执行包括存储器单元(其又包含存储器胞元阵列)的类型的存储器组件的测试的实例方法包括以下步骤：提供所述存储器组件的多个测试寄存器，所述测试寄存器组织成矩阵配置，所述矩阵的每一行与特定地址相关联；将用于执行所述存储器组件的所述测试的操作指令加载于所述测试寄存器中；将所述存储器组件的衬垫与主机装置和/或测试机器连接；和将一或多个测试寄存器定址以用于经由输出总线检索所述测试信息。

非易失性存储器在切断电源时仍保持其内容，这使其成为用于存储将在系统重启之后检索的信息的良好选择。

快闪存储器是保持存储的数据并且表征为非常快速的存取时间的非易失性存储器类型。此外，可成块擦除，而非一次一个字节地擦除。每个可擦除存储器块包括布置成行和列的矩阵的多个非易失性存储器单元。每一单元耦合到存取线和/或数据线。通过操控存取线和数据线上电压来编程和擦除所述单元。

快闪存储器可与主机装置相关联。根据本公开，如图1所示，SoC 100与存储器组件110相关联。SoC 100和存储器装置110制造于通过不同光刻工艺获得的相应裸片上。

显然，可在不脱离本公开的范围的情况下提供耦合到存储器组件的甚至更复杂的电子装置。

根据图1的实施例，SoC 100与新的结构上独立的存储器组件110相关联，所述存储器组件110例如通过多个耦合元件120(有时被称为衬垫，例如支柱、穿硅通孔(TSV)，以及球栅、倒装芯片技术、无线互连件(线圈)等等)耦合到SoC结构100。在优选实施例中，耦合元件是支柱，其布置于先前专用于传统的嵌入式存储器组件的半导体区域130中。

更一般地说，存储器组件110与SoC结构100的更大大小相比具有较小大小并且与SoC结构100部分重叠，术语“部分重叠”意指存储器组件110可仅部分或不完全覆盖SoC结构100的区域。

如将在下文更详细地公开，将在电路布局中面对彼此的多个相应衬垫或引脚端子互连来产生SoC结构100和存储器组件110之间的耦合，在所述电路布局中，即使存储器组件110的大小经修改仍保持衬垫对齐。

现在，更具体地参考图2的实例，将公开根据本公开的实施例的存储器组件210的主结构，其中图2的参考210对应于图1的存储器组件110。

存储器组件210至少包含IO电路、微定序器、存储器胞元阵列220和位于存储器阵列周围的电路系统(具体地说，阵列外围设备)、电荷泵架构、地址解码器、感测放大器280和对应锁存器、连接存储器的所有部分的服务逻辑、命令用户接口(例如CUI块)，以及JTAG接口。

存储器胞元阵列220包含非易失性快闪存储器单元。

存储器组件210的存储器阵列220构建为一系列子阵列。此架构的优点是可扩展性强，其中最终装置的密度扩充和/或减小仅在镜像处理子阵列和产生连接时发生转换。

在本公开的一个实施例中，存储器组件210实施直接存储器存取类型的存储器以替换已知SoC装置的嵌入式存储器阵列。

此外，采用JTAG接口230用于存储器组件210的测试和控制，这还允许测试工具的重新使用。因此，存储器组件210包括JTAG逻辑。

在此方面，存储器组件210包括允许与外部测试机器连接的多个JTAG衬垫240，此类JTAG衬垫240具有管理高电压值(正值和负值两者)的能力。

显然，在读取和编程操作中也使用JTAG接口。

此外，如先前所提及，存储器组件210包括允许与SoC结构互连的高速衬垫250，存储器组件210与所述SoC结构相关联。

在本公开的一个实施例中，已在存储器组件210的表面上做出存储器组件210的衬垫250的布置。更具体地，衬垫250布置于阵列上方，使得当存储器组件210倒转时，面对SoC结构的对应衬垫。已知芯片上系统装置中原本被嵌入式非易失性存储器部分占用的半导体区域现在专用于容纳对应于存储器组件210的衬垫250的互连衬垫。此区域可用于额外用户模式接口和功能性。

即使更大大小的存储器组件也可被SoC结构的衬垫支撑并与其互连，从而保持其互连衬垫的位置和位错。

因此，在本公开的上下文中，SoC结构使其顶侧与存储器组件210的倒转侧链接，SoC结构的衬垫与倒转的存储器组件210的匹配衬垫250对齐。

存储器组件210因此是独立结构，但与主机装置(即与SoC结构)严密地相关联。

如先前公开，已在存储器组件的表面上，实际上在阵列的顶部做出存储器组件的衬垫250的布置。在任何情况下，图1和2的示意图不依比例表示衬垫250的位置和方位而是仅为指示性的。此外，在图2中仅说明减少的数目的衬垫250。

根据本公开的存储器组件的优选配置因而提供面对面互连SoC/快闪阵列，其中存储器组件210的感测放大器280在直接存储器存取配置中连接到SoC。

如前所见，存储器组件210的互连件还包含用于测试和其它目的的JTAG接口230和JTAG衬垫240。

以此方式，有可能保持相对低的数目的所需互连件。

此外，根据本公开的实施例，存储器组件210配备有快闪阵列的控制器260(下文称为快闪阵列控制器)，所述快闪阵列控制器260具有允许与SoC控制器共享一些快闪阵列资源而不会有损存储于其中的某些信息(例如，算法、快闪阵列电压、电流，以及更一般来说，工艺信息)的秘密性并且保证最终顾客传回管理的架构。

此外，有利地根据本公开，以基于JTAG接口230的协议管理存储器组件210的测试操作(在下文还称为“测试模式”)。JTAG接口230是添加到芯片的特殊接口，如在所属领域中已知，适当地进行修改以改进测试模式。

更具体地说，可通过外部控制器(例如，在快闪阵列外部的的SoC的控制器)或通过外部测试机器来管理测试模式。

在任何情况下，以上所提到的这两种方法是基于内部快闪阵列控制器260执行的内置式自测试(BIST)，以此方式维持与敏感的技术参数(例如定时、电压等)有关的固件部分的秘密性，所述敏感的技术参数存储于存储器组件210中并且不应与外部用户共享。

系统控制器通过第一衬垫集(例如衬垫250)存取JTAG接口，不过还可提供其它配置。

通常，衬垫250不适于管理模拟电压。在此目的下，通过存储器组件210的专用模块(图中未说明)管理所需的可能模拟(高)电压。此类模块具有产生和测量此类模拟值(电压/电流)的能力。

另一方面，JTAG衬垫240被调适成与测试机器的探针连接，以便测试存储器组件210的一些特殊内部结构，例如阵列220。此类衬垫240通常具有管理HV值(正值和负值两者)的能力。

经由衬垫240执行的测试扩展基于系统控制器(即，具有衬垫250)对交换的数据具有最大速度约束的能力。

JTAG接口230产生地址和控制信号作为输出数据传送到内部快闪控制器260。存储器地址解码器随后用以驱动所要地址中的正确电压。通过电荷泵290允许解码器的活动，所述电荷泵290结构化为保持用以管理阵列的电压和时序的秘密性。此解码器耦合到读取接口，所述读取接口通过控制和状态总线与主机或SoC装置通信。读取接口的输出由用于每个子阵列220的168位系列表示。此机制的实施方案确保存储器阵列的读取操作的优化。控制器检查用以更新可通过JTAG读取的状态寄存器的操作。读取有限状态机使用高速衬垫为SoC准备数据。

如图3中更详细地展示，所有测试方法是基于可通过外部控制器(即，SoC控制器)经由JTAG接口230、通过测试机器经由JTAG接口230以及通过快闪阵列控制器260经由内部总线写入/读取的多个(例如，数百个)测试寄存器(下文称为T_reg)。

换句话说，根据本公开，存储器组件包括测试接口，所述测试接口包含被调适成将存储器组件与主机装置和/或测试机器连接的多个接触垫，此类测试接口另外包括以操作方式与控制器360(对应于图2的控制器260)连接的部分300，所述部分300又包含多个测试寄存器T_reg，所述测试寄存器T_reg被配置成存储用于执行存储器组件的测试的操作指令。存储器组件的测试模式架构因而基于这些寄存器。

测试寄存器T_reg因而含有用于存储器组件的测试的指令(例如，如电流/电压等参数)。通常，测试寄存器T_reg不仅包含电压和电流设置，而且还能够实现存储器内部的特殊路径或BIST功能或其它测试变化。

根据本公开，测试寄存器组织成矩阵配置，所述矩阵的每一行与特定地址相关联。控制器360因此可通过选择特定地址(下文称为T_reg_addr)来存取矩阵的特定行。

换句话说，测试寄存器T_reg组织成数个组，每个组含有特定数目的寄存器(例如N＝8、16等)并且与特定地址相关联。

每个组(即，矩阵的每一行)致力于驱动用于执行存储器组件的测试的一或多个宏功能(模拟或数字)。以此方式，行的每个寄存器对应于单个位，如图3中所指示，每一位对应于特定操作(子功能)。换句话说，矩阵的每一行与多个位相关联，每一位与子功能(即，特定测试指令)相关联。

一旦选择了地址，便可通过在各个矩阵列上运行的专用总线来检索所存储的测试指令(T_reg_data)。

举例来说，组0可致力于正读取电荷泵，且组的每一位对应于特定功能，例如在组含有8位的情况下，位0＝泵启用，位5:1＝时钟频率，位7:6＝驱动能力(最大电流)。而且，组1可致力于正读取电荷泵，例如位7:0＝泵调节器输出值等等。以此方式，经由各个组映射各个泵，每一位对应于特定操作。

其它组(例如组12)可专用于感测放大器，例如位0＝感测启用，位4:1＝延迟BL预充电，位7:6＝感测时间等等。

图3的快闪阵列控制器360因此与多个测试寄存器T_reg介接，每个寄存器与组T_reg_addr的特定地址相关联，从而允许测试存储器组件的功能性，或通常用于以非常简单有效的方式将存储器组件与测试机器和/或外部控制器介接。

测试机器将其探测线与图2的JTAG衬垫240连接并且经由测试存取端口(下文称为TAP)，即经由用以将测试机器与存储器组件介接的专用衬垫集，与快闪阵列通信。

通常，使用四个或五个衬垫。特定来说，根据本公开的TAP，所提供的衬垫是测试数据输入(TDI)、测试数据输出(TDO)、测试时钟(TCK)、测试模式选择(TMS)，其各自被配置成接收特定信号，如图4中所示。有时，使用任选测试重置(TRST)衬垫。

TRST衬垫任选有效低态重置到测试逻辑，这通常是异步的但有时是同步的，取决于芯片。如果衬垫不可用，那么可通过使用TCK和TMS同步切换到重置状态来重置测试逻辑。应注意，重置测试逻辑不必暗示重置任何其它东西。通常存在一些可重置正在调试的芯片的全部或部分的特定于处理器的JTAG操作。

由于仅一个数据线可用，因此协议是串行的。时钟输入是在TCK衬垫处；时钟周期是J2，而其半周期是J3或J4。一个位的数据从TDI传入(TDI输入有效)，并且在每个TCK上升时钟边沿传出到TDO(TDO输出有效)。可加载不同指令。用于典型IC的指令可读取芯片ID，将输入引脚采样，驱动(或浮动)输出引脚，操控芯片功能，或绕过(将TDI管连到TDO以逻辑上缩短多个芯片的链)等等。

对于任何计时信号，呈现给TDI的数据必须在相关(此处，上升)时钟边沿之前的某一特定于芯片的设置时间(J9)和之后的保持时间(J10)内有效。TDO数据在TCK的下降边沿之后的某一特定于芯片的时间(J1)内有效。TMS必须在相关(此处，上升)时钟边沿之前的某一特定于芯片的设置时间(J7)和之后的保持时间(J8)内有效。

再次参考图2，根据本公开，所述架构还包含有限状态机，命名为TAP控制器270，接收三个信号TCK、TMS和TRST作为输入。TAP控制器是控制测试操作的每个步骤的16状态的有限状态机。

举例来说，可采用边界扫描架构，且将通过边界扫描架构执行的每一指令存储于以操作方式连接到TAP控制器270的指令寄存器270'中。

此架构还包括边界扫描移位寄存器270”，其以串联模式耦合到TDI引脚并且经由多路复用器MUX朝向TDO输出管脚提供输出。经由专用输入引脚馈入测试时钟TCK，并且通过均施加于TAP控制器270的TMS串联控制信号来控制操作模式。随后通过解码器提供与所述指令相关联的各个控制信号。

由TAP控制器270表示的命令用户接口是基于IEEE1149和IEEE1532标准，其实施低信号计数接口，即通过TMS、TCK、TDI、TDO、TRST(任选)引脚具有修改相关联存储器子阵列的内部内容的能力。

标准IEEE1149因此基于TAP有限状态机，即TAP控制器270，其包含十六个状态，其中的两个状态称为移位指令寄存器(ShiftIR)和移位数据寄存器(ShiftDR)，允许在写入和/或读取中与系统交互。

更具体地说，移位数据寄存器ShiftDR报告其中TDI与寄存器连接的状态，其中在那个状态中，寄存器内容传送进和/或出所述装置。

类似地，移位指令寄存器ShiftIR还报告其中TDI与寄存器连接的状态，其中在那个状态中加载指令。

当达到ShiftDR状态时，TDI和TDO连接到寄存器，且在每个TCK处，数据从TDI进入并且从TDO出来。

主机装置/测试机器使用TAP通过结合TCK和通过TDO的读取结果(其为仅有标准主机侧输入)操控TMS和TDI来进行通信。TMS/TDI/TCK输出转变创建基础JTAG通信基元，较高层协议构建在所述基础JTAG通信基元上。

更具体地说，TMS仅为在时钟的每个边沿使TAP控制器270移动的信号。TDI是指令和数据寄存器的数据输入信号。

因此，为了将边界扫描定址，在指令寄存器中在ShiftIR状态下加载指令；随后在内部选择边界扫描寄存器。

在基础层级，使用JTAG涉及读取并写入指令和其相关联数据测试寄存器，以及运行数个测试循环。

JTAG衬垫使用TAP控制器将指令和数据提供给存储器控制器。

此外，添加额外衬垫以具有在测试机器正测试裸片时，执行模拟测量并与存储器交互的能力。

具体地说，根据本公开的实施例，如图5所示，JTAG接口另外包括模拟衬垫(T_analog)、用于询问测试执行的衬垫(T_run)和装置忙碌衬垫(T_busy，即指示测试正在进行且内部控制器接通的衬垫)中的至少一个。此外，提供用于测试寄存器(TMI，即用于设置一些内部寄存器)初始化的总线。

更具体地说，TMI是指通过JTAG定址的寄存器，T_analog是将电压或电流提供给装置的模拟输入，T_run用以触发测试的开始/继续，且T_busy是存储器的输出并且指示存储器忙碌。

因此，以其最简单形式，测试接口的衬垫至少包含：TDI、TDO、TCK、TMS、T_busy、T_analog和T_run，如上所描述。

在此情况下，此类额外衬垫改进与测试机器的接口并且可用以实施特殊测试算法。更具体地说，通过使用T_run和T_busy的适合组合，有可能与测试接口传送一些特殊测试操作，同时维持低数目的接触垫，如将在下文所描述。此外，这还允许同一测试内部的步骤的可能性，例如逐块擦除可使用T_run和T_busy的组合检查子阵列中的所有块。

因此，根据本公开，测试机器被调适成提供一些总线循环以加载内部寄存器T_reg，询问命令执行T_run，其中轮询T_busy并等待命令完成，这可能在环回序列中进行。最后，通过来自输出线的读数收集结果，其中此类线在与内部线一样的情况下先前经设置。更具体地说，结果收集于JTAG寄存器中并且随后被读取。

因而通过T_run衬垫的信号提供测试开始；额外引脚T_analog和T_busy用作与测试机器适当地交互的机制。原则上，测试机器与存储器组件同步运行以使用忙碌状态作为中断，将恰当模拟信号提供给存储器组件。

这允许通过使用所述衬垫的适合组合，与存储器组件更好地介接。举例来说，T_run、T_busy和T_analog的组合可允许以不同电流进行测试：当t_busy为低时，可施加来自T_analog的新电流，并且接着T_run再次开始测试。

存储器组件还包括高效且安全的ESD保护，从而提高组件的可靠性。

如先前所提及，可发生如下情况：执行中的测试需要测量和/或产生一些电流或电压。可在内部通过使用存储器组件的专用模拟模块完成此类操作。

替代地，可通过测试机器使用T_analog衬垫施加所需电压/电流。这还适用于调试目的。此外，T_analog可提供额外升压电压或电流以提高修改速度。

图6示出根据本公开的方法600的图式。所述方法可用于执行包括包含存储器胞元阵列的存储器单元的类型的的存储器组件(例如上文所描述的图1、2和3的存储器组件)的测试。

在步骤610处，方法600提供存储器组件的多个测试寄存器，所述测试寄存器组织成矩阵配置，所述矩阵的每一行与特定地址相关联；如上文参考图1、2和/或3所描述，可提供多个测试寄存器。

在步骤620处，方法600将用于执行存储器组件的测试的操作指令加载于测试寄存器中；如上文在图1-5中所描述，可加载操作指令。

在步骤630处，方法600将存储器组件的衬垫与主机装置和/或测试机器连接；存储器组件的衬垫可暂时连接到测试机器，或可通过多个耦合元件(例如支柱、穿硅通孔(TSV)，以及球栅、倒装芯片技术，如上文参考图1所描述)连接到SoC 100。在一些情况下，替代地，可建立无线互连。

在步骤640处，方法600将一或多个测试寄存器定址以用于检索测试信息。可根据上文参考图1-5的描述执行此操作。

在一些实施例中，通过JTAG协议执行所述方法。所述方法也可包括防止选择特定测试寄存器的步骤(未示出)。在一些实施例中，此类防止选择特定测试寄存器的步骤根据执行测试的不同用户的不同权限应用不同限制条件。在一些实施例中，使用模拟衬垫(T_analog)、用于询问测试执行的衬垫(T_run)和装置忙碌衬垫(T_busy)中的至少一个执行所述方法，所述衬垫组合用于与测试机器交互。

综上所述，通过基于JTAG接口的协议使用测试寄存器T_reg的内容管理根据本公开存储器组件的测试，所述接口包括用于接收TAP信号以及用于管理测试操作的其它额外信号的衬垫。如先前所观察，所述测试可受SoC控制器控制或受外部测试机器控制。

根据本公开的实施例，测试寄存器呈锁存器或触发器形式。

根据本公开，使用两个寄存器集：更具体地，存储器组件还包括加载有存储的(非易失性)信息(例如bgap设置)的配置寄存器。在实施例中，这些配置寄存器在所述装置的加电期间加载有信息。

另一方面，测试寄存器用于测试模式中并且每当组件进入用户模式中时进行重置。可易于根据用户需求操控测试寄存器T_reg的内容，并且，在一些情况下，所述测试寄存器的内容可覆写配置寄存器的内容。有利地，两个寄存器集可使用恰当逻辑混合在一起。

随后可视需要在专用寄存器组中映射非易失性信息，从而为系统提供很大灵活性。

换句话说，可在测试期间使用易失性和非易失性信息两者，非易失性信息存储于恰当配置寄存器中。另一方面，用户可通过易失性数据(用于配置存储器组件的元素)初始化测试寄存器，所述测试寄存器每当起始新测试操作被设置并且通常在操作结束时不被维持。寄存器中的一些因此可加载有存储于快闪单元完成的配置块中的内容，用户可出于测试目的改变其它寄存器，但不连接到工厂配置。

以此方式，存储器组件的一些寄存器被调适成以易失性信息针对测试模式进行初始化，其中用户在希望执行特定测试操作时可写入这些寄存器中的一些寄存器；另一类别的寄存器随后被调适成以非易失性信息进行初始化。

以此方式，有利地，测试寄存器T_reg被调适成中基础层级(用户层级)含有测试操作指令(参数、设置、允许用于测试目的的信号的路径的特殊位)，同时通过TAP控制器和JTAG接口的一些其它专用寄存器管理较高层测试协议。用户不需要在测试期间规定此类高层级协议，且仅可使用测试寄存器T_reg信息。

此外，根据本公开的实施例，存储器组件的控制器被配置成防止具体地说，当测试模式是不可操作的时选择特定测试寄存器。

更具体地说，为了允许使用一些测试寄存器并且停用对其它预留测试寄存器的存取，存储器组件的控制器包括筛选块。以此方式，并非全部测试寄存器T_reg都可被外部用户存取，且筛选块被配置成在某些情形下，例如在用户不具有存取此类测试寄存器的权限的情况下，停用对一些测试寄存器T_reg的存取。因此，一些预留寄存器不可寻址，且控制器的筛选掩蔽此类寄存器的特定地址，以此方式使得此类筛选块的输出仅得到第一允许寄存器T_reg。

在一个实施例中，一些寄存器T_reg可从未被用户固件存取且可仅被制造者存取，所述制造者具有执行需要使用此类禁用寄存器的特定测试模式所需的权限。

此外，内部控制器可被配置成使得可针对具有不同存取权限的不同用户应用不同限制条件(即，对测试寄存器T_reg的不同约束)。具体地说，控制器可接收考虑待执行的特定测试模式的额外输入，每个测试模式与具有特定权限的特定用户相关联，允许控制器针对不同用户应用不同限制条件，如上文所指示。因此可能以不同权限执行不同测试模式，并且根据此类权限，禁用对一些寄存器的存取。

换句话说，可基于不同用户以不同方式配置筛选块，可由控制器在鉴认期间辨识所述不同用户，此类控制器因此相应地配置筛选器。以此方式，存储器组件具有不同水平的可测试性：制造者可完全存取寄存器，而SoC可仅具有受限存取。不同权利与鉴认相关：取决于辨识的指令来源，可禁止测试寄存器T_reg的一部分。

总之，根据本公开，借助于在上文说明的矩阵配置中布置成组的多个测试寄存器以非常有效的方式执行测试模式。根据本公开，执行测试的机器不需要已知高层级测试协议，所述机器可仅通过选择所要地址存取测试寄存器的信息。维持低数目的JTAG衬垫，从而简化并行测试。

所公开的系统用途广泛，准许用户通过使用专用测试寄存器实施个人测试接口。

此外，所公开的存储器组件获得在下文不按重要性次序报告的多个其它优点。先前所公开的解决方案减少用于存储器组件的硅成本，并且提高包含主机装置和存储器组件的整个设备的整体质量和可靠性。

本公开还允许提高例如由SoC使用存储器组件工厂发行的特定固件执行的现场可测试性。

本公开的设备提供用于执行尤其是汽车部分中的实时操作性系统的组件测试的良好选项。

此外，测试衬垫的组合使用允许测试机器和待测试存储器组件之间的高效交互，维持低数目的引脚并且改进整体测试操作。

存储器组件和主机或SoC已使用极高并行度与接口耦合。还可使用此特征提高整体性能。

在先前详细描述中，参考了形成本发明的一部分的附图，且在图中借助于说明展示具体实例。在图式中，遍及若干视图，相同的标号描述大体上相似的组件。在不脱离本公开的范围的情况下，可利用其它实例，且可做出结构、逻辑和/或电性改变。另外，如应了解，图中提供的元件的比例和相对标度意欲说明本公开的实施例，且不应以限制性意义理解。

如本文中所使用，“一”、“一个”或“若干”某物可指此类事物中的一或多个。“多个”某物意指两个或更多个。如本文中所使用，术语“耦合”可包含电耦合、直接耦合和/或在没有居间元件的情况下(例如，通过直接物理接触)直接连接，或在有居间元件的情况下间接耦合和/或连接。术语耦合可进一步包含彼此协作或交互(例如，如在因果关系中)的两个或更多个元件。

尽管已在本文中说明并描述了特定实例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开意图覆盖本公开的一或多个实施例的修改或变化。应理解，以说明方式而非限制方式进行了以上描述。因此，本公开的一或多个实例的范围应参考所附权利要求书以及此类权利要求被赋予的等同物的完整范围而确定。