具体实施方式

半导体存储器装置通常包含存储器单元的阵列。通过输入到存储器装置的行和列地址信号选择阵列中的存储器单元以进行读写。行和列地址信号由地址解码电路处理，以选择阵列中的行线和列线以存取期望的一或多个存储器单元(即，在一或多个标识的存储器地址处)。

在半导体存储器装置的制造中，集成电路形成在晶片上，所述晶片通常包含多个集成电路。然后，当集成电路仍在晶片上时，测试或探测所述电路的功能性。然后，用金刚石锯将每个晶片切割成片或管芯。每个管芯表示一个集成电路。未通过晶片测试的管芯将被丢弃或重新加工以恢复电路的功能性。通常将通过晶片级测试的管芯安装在引线框架上，并用塑料化合物封装管芯以形成半导体装置。然而，在对管芯进行进一步测试之后，可以在后续时间安装和封装管芯。

然后通常对每个装置执行电气测试。在这种初始测试之后，通常对装置中的每一个执行老化测试。老化测试涉及在通常超过100摄氏度的高温下测试装置持续通常超过24小时的时间长度。在老化测试期间施加到装置的环境压力比正常操作下装置通常会遇到的压力大得多。因此，老化测试可以标识装置中可能导致早期半导体装置故障的缺陷。老化测试通常无法以装置的最大操作速度测试装置，并且无法对装置执行其它离散测试。因此，装置通常进行另一系列的电气测试。

测试存储器装置的一种常规方法是使外部测试装置(在本文中也称为“测试器”)将数据写入存储器装置的每个存储器单元，从每个存储器单元读取数据，并将输入与输出进行比较。这种比较可以揭示未能正确存储数据的单元。尽管存储器单元有缺陷，但是为了挽救半导体存储器装置，从而提高制造工艺的整体良率，通常实施冗余。冗余存储器单元位于存储器阵列中，并且存储器阵列可以与多个冗余存储器单元相关联。当在阵列中检测到有缺陷的存储器单元时，与冗余存储器单元相关联的冗余解码电路可以被编程(例如，经由熔丝、反熔丝或其它编程技术)以响应于有缺陷的存储器单元的地址。当选择有缺陷的存储器单元的地址进行存取时，可以存取冗余存储器单元(例如，从其读取或写入其中)而非有缺陷的存储器单元。

在至少一些测试阶段期间，经由集成电路测试器对晶片上的大量集成电路或对大量封装的半导体装置执行大量的电气测试。由于数量过大，因此用于半导体存储器装置的生产运行的测试时间可能很长，因此可能会增加制造成本。

如下面更全面描述的，本文公开的各种实施例涉及测试存储器装置，并且更具体地涉及处理测试数据，将测试数据存储在缓冲器中和/或将测试数据传送到测试器。更具体地，根据一些实施例，一种测试存储器装置的方法可以包含从存储器装置的存储器阵列的多个存储器地址中读取，并将多个地址中的每个存储器地址标识为通过或未通过。所述方法可以进一步包含对于每个标识的未通过，将与标识的未通过相关联的数据存储在存储器装置的缓冲器中。此外，所述方法可以包含将与每个标识的未通过相关联的数据中的至少一些数据传送到存储器装置外部的测试器，而不将与每个标识的通过相关联的地址数据传送到测试器。与常规方法、装置和系统相比，本公开的各种实施例可以减少测试时间和/或减少对存储器装置和/或相关联的存储器系统的输入/输出(I/O)资源的使用。

尽管本文参考存储器装置描述了各种实施例，但是本公开并不限于此，并且实施例通常可以适用于可以包含或可以不包含半导体装置和/或存储器装置的微电子装置。现在将参考附图解释本公开的实施例。

图1包含根据本公开的各种实施例的示例性存储器装置100的框图。存储器装置100可以包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双倍数据速率DRAM，诸如DDR4 SDRAM等)或SGRAM(同步图形随机存取存储器)。可以集成在半导体管芯上的存储器装置100可以包含存储器单元阵列102。

在图1的实施例中，存储器单元阵列102被示为包含八个存储体BANK0-7。在其它实施例的存储器单元阵列102中可以包含更多或更少的存储体。每个存储体包含多条存取线(字线WL)、多条数据线(位线BL)和/BL，以及布置在多条字线WL与多条位线BL和/BL的交点处的多个存储器单元MC。对字线WL的选择可以由行解码器104执行，而对位线BL和/BL的选择可以由列解码器106执行。在图1的实施例中，行解码器104可以包含用于每个存储体BANK0-7的相应行解码器，而列解码器106可以包含用于每个存储体BANK0-7的相应列解码器。

位线BL和/BL耦合到相应的感测放大器SAMP。来自位线BL或/BL的读取的数据可以由感测放大器SAMP放大，并通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读/写放大器108。相反，从读/写放大器108输出的写数据可以通过互补主数据线MIOT/B、传输门TG和互补本地数据线LIOT/B传输到感测放大器SAMP，并写入耦合到位线BL或/BL的存储器单元MC中。

存储器装置100通常可以被配置为经由各种端子(诸如地址端子110、命令端子112、时钟端子114、数据端子116和数据屏蔽端子118)(例如，从外部控制器)接收各种输入。存储器装置100可以包含附加端子，诸如电源端子120和122。

在预期操作期间，经由命令端子112接收的一或多个命令信号COM可以经由命令输入电路152被传送到命令解码器150。命令解码器150可以包含电路，所述电路被配置为经由对一或多个命令信号COM进行解码来生成各种内部命令。内部命令的示例包含激活命令ACT和读/写信号R/W。

此外，经由地址端子110接收的一或多个地址信号ADD可以经由地址输入电路132被传送到地址解码器130。地址解码器130可以被配置为将行地址XADD提供给行解码器104，并将列地址YADD提供给列解码器106。尽管命令输入电路152和地址输入电路132被示为单独的电路，但是在一些实施例中，地址信号和命令信号可以经由公共电路来接收。

激活命令ACT可以包含脉冲信号，所述脉冲信号响应于指示行存取的命令信号COM(例如，激活命令)而被激活。响应于激活信号ACT，可以激活指定存储体地址的行解码器104。结果，可以选择并激活由行地址XADD指定的字线WL。

读/写信号R/W可以包含脉冲信号，所述脉冲信号响应于指示列存取的命令信号COM(例如，读命令或写命令)而被激活。响应于读/写信号R/W，可以激活列解码器106，并且可以选择由列地址YADD指定的位线BL。

响应于激活命令ACT、读信号、行地址XADD和列地址YADD，可以从由行地址XADD和列地址YADD指定的存储器单元MC中读取数据。可以经由感测放大器SAMP、传输门TG、读/写放大器108、输入/输出电路162和数据端子116来输出读取的数据。此外，响应于激活命令ACT、写信号、行地址XADD和列地址YADD，可以经由数据端子116、输入/输出电路162、读/写放大器108、传输门TG和感测放大器SAMP将写数据提供给存储器单元阵列102。可以将写数据写入由行地址XADD和列地址YADD指定的存储器单元MC。

可以经由时钟端子114接收时钟信号CK和/CK。时钟输入电路170可以基于时钟信号CK和ICK来生成内部时钟信号ICLK。内部时钟信号ICLK可以被传送到存储器装置100的各个部件，诸如命令解码器150和内部时钟发生器172。内部时钟发生器172可以生成内部时钟信号LCLK，所述内部时钟信号可以被传送到输入/输出电路162(例如，用于控制输入/输出电路162的操作时序)。此外，数据屏蔽端子118可以接收一或多个数据屏蔽信号DM。当激活数据屏蔽信号DM时，可以禁止盖写对应数据。

如下面更全面地描述的，根据一些实施例，存储器装置100可以包含控制电路109和缓冲器111。在一些实施例中，在存储器装置100的测试期间，控制电路109和/或存储器装置100的其它电路可以被配置为从存储器单元阵列102的多个存储器地址读取数据，将读取的数据与已知的测试数据(例如，写入存储器单元阵列102的数据和/或已知数据(例如，存储在一或多个内部寄存器中的数据))进行比较，并且响应于所述比较，将多个存储器地址中的每个存储器地址标识为通过或未通过。换句话说，与有缺陷的(“不良”)存储器单元相关联的存储器地址可以被标识为“未通过”，而与功能(“良好”)存储器单元相关联的存储器地址可以被标识为“通过”。此外，控制电路109和/或存储器装置100的其它电路可以被配置为对于每个标识的未通过，将与标识的未通过相关联的数据存储在缓冲器111中，并将与每个标识的未通过相关联的数据中的至少一些数据传送到外部测试器(图1中未示出，参见图3)，而不将与每个标识的通过相关联的地址数据传送到外部测试器。

图2描绘了包含存储器装置202和测试器204的示例性系统200。通常，在存储器装置202的测试期间，与通过和未通过位两者相关联的数据(即，与通过和未通过存储器地址两者相关联的数据)(例如，每个存储器单元1位或一组压缩单元(例如，至多138X))经由输入/输出(I/O)线210从存储器装置202传送到测试器204。此外，在该示例中，测试器204需要足够的存储器来记录通过和未通过位两者。如将理解的，通常，存储器装置的大多数位是“良好”(即，通过)位。例如，在一种情况下(例如，在最坏情况场景下)，3729次输出读取中只有1次读取(例如，小于0.027％)可能会导致未通过。因此，如将理解的，在存储器装置202的测试期间，经由I/O线210从存储器装置202传输到测试器204的大部分数据与通过位(“通过数据”)有关。还应当理解，经由I/O线210传输大量数据限制了测试过程的效率(例如，限制了读速度)，并且不期望地使用了存储器装置202和/或相关联的存储器系统的I/O资源。

在诸如全局列修复(GCR)之类的一些常规存储器装置测试方法中，存储器装置的存储器阵列的每个列平面可以生成多个(例如，8个)位。如果经由列平面生成的每个位均具有第一状态(例如，“0”)，则列平面“通过”测试(即，列平面不包含任何有缺陷的存储器单元)，而如果列平面生成具有第二状态(例如“1”)的一或多个位，则列平面“未通过”测试(即，列平面包含一或多个有缺陷的存储器单元)。此外，存储器阵列的每一行可以包含可经由冗余列选择(RCS)线存取的多个冗余存储器单元。此外，如果可经由行的列平面的列选择线X存取的一或多个存储器单元未通过，则可以将可经由列选择线X存取的一或多个存储器单元替换为可经由冗余列平面的列选择地址X存取的一或多个存储器单元。

全局列修复可以提供良率和/或管芯尺寸优势。然而，全局列修复可能会引起与定时和/或尺寸要求有关的一些问题。此外，如果使用纠错码(ECC)(即，用于纠正单个位，“单个位宽容”)，则可能需要完全可见性(即，1X可见性)来确定哪些特定位未通过。如将理解的，这种附加可见性可以增加每次未通过的数据量，甚至比当前的全局列修复方案的数据量还要多。其它常规测试解决方案可能会限制可以从单个管芯读取的数据量和/或速度(例如，由于共享的IO线(例如，在老化板(BIB)上))。

如上所述，本文公开的各种实施例涉及处理、存储和/或读出测试数据，其中与未通过的存储器地址相关联的数据被读出(例如，从存储器装置读出到测试器)，并且不需要读出与通过地址相关联的数据。因此，与常规方法、装置和系统相比，各种实施例可以减少从存储器装置传输到测试器的数据量。因此，与常规方法、装置和系统相比，各种实施例可以减少在测试操作期间用于读出数据的所需时间和/或I/O资源。

图3描绘了根据本公开的各种实施例的示例性系统300，所述系统包含存储器装置302和测试器304(在本文中也称为“测试装置”)。存储器装置302可以包含存储器阵列(例如，图1的存储器单元阵列102)306。此外，存储器装置302包含缓冲器308。在至少一些实施例中，在本文中也称为“高速缓存”的缓冲器308可以是先进先出(FIFO)缓冲器。如将根据本文公开的实施例理解的，缓冲器308可以包含足够的存储器以存储与存储器阵列306的未通过位(在本文也称为“未通过的存储器地址”或“未通过的存储器单元”)有关的数据，并且在至少一些实施例中，缓冲器308可能不必存储与存储器阵列306的通过位(在本文中也称为“通过的存储器地址”或“通过的存储器单元”)有关的数据。例如，缓冲器308的大小可以取决于缓冲器溢出风险(例如，每个管芯的缓冲器溢出风险)。在一些实施例中，半导体管芯312可以包含存储器装置302和缓冲器308。此外，尽管缓冲器308被示出为在存储器装置302内，但是本公开并不限于此，并且在一些实施例中，缓冲器308可以在存储器装置302外部(例如，并且位于半导体管芯312上)。

存储器装置302可以进一步包含用于携带本文中所公开的实施例中的一或多个的控制电路(例如，图1的控制电路109)309。更具体地，根据本公开的各种实施例，控制电路309和/或存储器装置302的其它电路可以(例如，响应于一或多个写和/或读操作)将存储器阵列306的多个存储器地址中的每个存储器地址标识为通过或未通过。换句话说，与有缺陷的(“不良”)存储器单元相关联的存储器地址可以被标识为“未通过”，而与功能(“良好”)存储器单元相关联的存储器地址可以被标识为“通过”。此外，控制电路309和/或存储器装置302的其它电路可以被配置为对于每个标识的未通过，将与标识的未通过相关联的数据(例如，未通过的存储器单元的地址、标识未通过地址的编码数据，和/或地址的哪些位未通过)存储在缓冲器308中，并将与每个标识的未通过相关联的数据中的至少一些数据(即，经由I/O线310)传送到测试器304。根据各种实施例，不需要将与每个标识的通过相关联的地址数据(即，与通过地址或单元相关联和/或标识通过地址或单元的数据)传送到测试器304。

根据一些实施例，未通过数据(例如，包含存储器地址信息和/或存储器地址的哪些位未通过的数据)可以被缓冲在缓冲器308上。例如，每次读取的一个地址可以存储在缓冲器308中。在一些非限制性示例中，未通过数据可以包含用于相关联读取的所有信息，包含预取未通过信息。替代地或另外，未通过数据可以包含未通过和/或未通过计数的编码表示。此外，在这些和其它实施例中，可以使用多读取压缩或编码的列平面压缩。换句话说，未通过数据信息可以被编码并记录在缓冲器308中。此外，在一些实施例中，关于未通过的附加信息可以被存储为单独的位(例如，以允许将多个地址组合到一个未通过寄存器中)。然而，这可能增加在两个位置中都发生未通过并且丢失与未通过(例如，由于冲突)相关联的特定信息的机会。潜在冲突可能要与增加的测试时间(即，没有冲突风险)进行权衡。

此外，根据各种实施例，响应于未通过读取(即，与至少一个有缺陷的存储器单元相关联的读操作)，可以将未通过数据(例如，经由至少一个输入/输出(I/O)电路)从存储器装置302(例如，从缓冲器308)传送到测试器304。此外，在至少一些实施例中，响应于通过读取(即，不与至少一个有缺陷的存储器单元相关联的读操作)，可以将附加的未通过数据(例如，与先前的未通过相关联的数据)(例如，经由至少一个输入/输出(I/O)电路)从存储器装置302(例如，从缓冲器308)传送到测试器304。此外，在一些实施例中，如下面更全面地描述的，一些未通过数据(例如，地址信息)可以从存储器装置302(例如，从缓冲器308)被串行地传送到测试器304。在其它实施例中，如下面还要更全面地描述的，测试器304可以被配置为基于接收到未通过数据的顺序将未通过数据与相关联的地址对齐。

现在将参考图3、4A、4B和5更详细地描述测试存储器装置的非限制性示例性方法，包含处理、存储并将未通过数据传送到测试器。在处理、存储和传输未通过数据的第一示例性方法(在本文中也称为“方法A”)中，地址信息并未存储在缓冲器308中或不从存储器装置302传送到测试器304。更确切地，每次通过和未通过都在数据流(例如，数据突发或连续数据流)中指示或表示，所述数据流可以存储在缓冲器308上并传送到测试器304。此外，测试器304被配置为将地址信息与从缓冲器308接收的数据对齐。换句话说，测试器304被配置为将传入数据与和先前发出的读命令相关联的特定存储器地址同步。换句话说，测试器304可以向存储器装置302发送针对特定存储器地址的读命令，并且响应于此，存储器装置302可以发送与特定存储器地址相关联的数据流(例如，数据突发)。此外，如下面更全面地描述的，数据流中所包含的信息可以使得测试器304能够跟踪哪个存储器地址与未通过数据相关联。

更具体地，测试器304可以发出针对特定存储器地址的读命令，所述特定存储器地址可以包含例如128位。可以从存储器阵列306读取数据并将其与已知数据(例如，写入存储器阵列306的数据或来自内部寄存器的数据)进行比较以标识未通过和/或通过位。如果128位中的至少一位未通过(即，至少一个存储器元件未通过(“未通过事件”))，则数据突发(在本文中也称为“数据的突发”)可以以未通过指示符位(例如，二进制“1”)开始，并且数据突发的其余部分可以标识128位中的哪些位未通过。此外，如果128位中的每一位均通过，则数据突发可以以通过指示符位(例如，二进制“0”)开始，并且数据突发的其余部分可以包含表示连续通过位的数量的计数值(例如，在前一次未通过之后)。换句话说，计数值(即，二进制值)可以指示(例如，自上次未通过事件以来)连续通过的次数。

现在将描述更具体示例(即，方法A的示例)。注意，在该示例中，发出五个读命令，地址0和地址4未通过(即，地址0和4与有缺陷的(“不良”)存储器元件相关联)，而地址1、2和3通过(即，地址1、2和3与可操作的(“良好”)存储器元件相关联)。此外，在该示例中，测试器304可以一次发出一个读命令，或者可以组合一个以上的读命令。在该示例中，地址0的128位中的至少一位未通过(即，至少一个存储元件未通过)，因此，存储器装置302发送从未通过指示符位(“1”)开始的数据突发，并且数据突发的其余部分(例如，N位)可以标识地址0的128位中的哪些位未通过。在接收到数据突发时，测试器304可以将数据突发与地址0对齐。此外，在该示例中，地址1的128位中的每一位均通过，因此，存储器装置302发送以通过指示符位(“0”)开始的数据突发。数据突发进一步包含对(例如，自从前一次未通过或自从第一次读取以来)连续通过的次数的计数。更具体地，在该示例中，第二数据突发可以包含“0…1”，其中，“0”是通过指示符位，而“1”是自从前一次未通过事件(即，对于地址0)以来的一(1)次“通过”的二进制表示。此外，第三数据突发可以包含“0…10”，其中，“0”是通过指示符位，而“10”是自从前一次未通过事件(即，对于地址0)以来的两(2)次“通过”的二进制表示。而且，在该示例中，第四数据突发可以包含“0…11”，其中，“0”是通过指示符位，而“11”是自从前一次未通过事件(即，对于地址0)以来的三(3)次连续“通过”的二进制表示。此外，第五数据突发可以包含“1…XX”，其中“1”是未通过指示符位，而“XX”标识地址4的哪些位未通过。

如本领域普通技术人员将理解的，基于由测试器304发出的读命令的顺序以及在测试器304处接收到的数据突发的顺序，测试器304可以确定哪个存储器地址应当与哪个数据突发相关联。

如将理解的，如果被发送到缓冲器308的数据量超过缓冲器308的存储容量，则可能发生缓冲器溢出。根据一些实施例，缓冲器溢出可以被认为是“通过”，并且响应于缓冲器溢出，数据突发可以以通过指示符位(例如，“0”)开始，并且计数值(即，以数据突发提供)可以递增，如上所述。在一些实施例中，响应于溢出或为了防止溢出，可以将附加的“未通过”视为“通过者”(即，如果缓冲器308已满)和/或可以采用多读取压缩方案。在一些实施例中，可以设计测试流程，使得可以通过在后续测试中以不同顺序存取阵列来捕获偶然的溢出和相关联的假性通过者(即，记录在缓冲器溢出期间被忽略的未通过位)。而且，在一些实施例中，通过寄存器的位中的一位(MSB或初始零之后的下一位)可以用于指示存在溢出，并且测试器(例如，测试器304)可以将所述通过者计数处理为全部未通过，或者测试器可以重新测试所述部分。

如上所述，可以以数据突发或连续数据流将数据从缓冲器308传送到测试器304。更具体地，在一些实施例中，可以响应于来自测试器304的读取而以数据突发传送数据。在这些实施例中，测试器304可能能够在读取之间写入存储器装置302。根据其中数据以连续流(例如，单个连续流)传输的其它实施例，内部寄存器(即，存储器装置302的内部寄存器)可以写入存储器装置302。

在各种实施例中，多个读操作(例如，由测试器304发出)可以被组合(例如，在多读取压缩中逐位“异或”在一起)并且归属于缓冲器308中的同一地址寄存器。此外，在至少一些实施例中，预取数据可以在被存储在缓冲器308中之前(例如，经由编码)被压缩。例如，可以将128位的预取数据压缩为例如16位(例如，用于全局列修复)、8位或任何其它合适的值。

图4A和4B是描绘根据本公开的各种实施例的缓冲器308内的数据的快照的示例性图示。更具体地，图4A描绘了缓冲器308内的数据在某个时间(例如，时间＝t1)的快照，并且图4B描绘了缓冲器308内的数据在后续时间(例如，时间＝t2)的快照。

图4A描绘了包含多个行的表400，其中每个行包含突发计数(BC)、指示符位(即，用于未通过/通过(F/P)列)以及未通过信息的位数或通过计数。例如，对于位计数0，指示符位为“1”(即，指示未通过)，并且每个“V”表示有效的未通过数据。对于位计数1，指示符位为“0”(即，指示通过)，并且指示连续通过的次数的计数为“000000011”(即，指示自从上次未通过以来4次连续通过)。此外，对于位计数2，指示符位为“1”(即，指示未通过)，并且每个“V”表示有效的未通过数据。对于位计数3，指示符位为“0”(即，指示通过)，并且指示连续通过的次数的计数为“000000001”(即，指示自从上次未通过以来1次通过)。

图4A进一步描绘了表410，所述表包含串行数据输出寄存器(例如，图3的缓冲器308的寄存器)内的示例性位。如将理解的，来自表400的数据(即，来自表400的底部行(即，位计数＝0)的数据)可以在被传送(例如，传送到测试器304)之前被传送到串行数据输出寄存器。在该示例中，串行数据输出寄存器的第一位是指示符位(例如，“1”表示未通过)，而“V”表示有效的未通过数据。

图4B描绘了包含多个行的表400′，其中每个行包含突发计数(BC)、指示符位(即，用于未通过/通过(F/P)列)以及未通过信息的位数或通过计数。图4B进一步描绘了表410′，所述表包含串行数据输出寄存器(例如，图3的缓冲器308的寄存器)内的示例性位。如将理解的，现在图4B的表410'的串行数据输出寄存器中示出图4A的表400的底部行(即，位计数＝0)。

现在将描述处理、存储和/或传送未通过数据的第二示例性方法(在本文中也称为“方法B”)。在该示例性方法中，可能发生多个读命令，包含内部和外部读命令。更具体地，响应于一或多个内部读命令(即，存储器装置302内部的读命令)，可以从存储器阵列306读取数据并将其与已知数据(例如，写入存储器阵列306的数据或来自内部寄存器的数据)进行比较，以将存储器阵列306的多个存储器地址中的每个存储器地址标识为通过(“通过地址”)或未通过(“未通过地址”)。响应于对未通过地址的标识，可以在缓冲器308中存储未通过数据，所述未通过数据在该实施例中可以包含完整读地址信息和针对未通过地址的预取信息。例如，未通过地址信息可以被编码(例如，2X压缩(异或)、4X、8X，但不限于此)，或者可以包含1X表示(即，完全可见性)。此外，响应于另一个读命令(例如，外部读命令)，缓冲器308中的下一未通过地址可以(例如，以数据突发)被传送到测试器304。在一些实施例中，在外部读命令期间，可以发生用于存储器阵列306的一或多个其它存储器地址的一或多个附加的内部读命令，并且可以将用于任何标识的未通过地址的任何地址信息添加到缓冲器308。

在该实施例中，如上所述，可以将完整地址信息(即，未通过的存储器元件的实际存储器地址)存储在缓冲器308中，并传送到测试器304。因此，在该实施例中，不需要测试器304来确定哪个存储器地址应当与接收到的未通过数据相关联。换句话说，在该实施例中，因为测试器304接收用于未通过地址的存储器地址信息，所以不需要测试器304来确定和跟踪哪个地址与接收到的未通过数据相关联。

应当注意，在该实施例中，因为数据突发包含完整地址信息(即，未通过地址和哪些位未通过)，所以数据突发的长度可以比常规的压缩读取更长。例如，对于16G存储器装置，可能需要34位来使用编码的列平面方法和编码的预取位来表示每个读地址。在该示例中，34位中的7位可以是预取位，而1位可以是指示符位。

此外，在各种实施例中，多个读操作可以被组合(例如，在多读取压缩中逐位“异或”在一起)并且归属于缓冲器308中的同一地址寄存器。这些实施例可能需要更长的数据突发并且可能增加冲突的风险，但是可以减少外部读出(即，读出到缓冲器308)的数量。

图5是示出上述方法B的示例性操作的时序图500。时序图500包含时钟信号502、多个命令504以及从存储器装置(例如，图3的存储器装置302)输出到测试器(例如，图3的测试器304)的数据506。如将理解的，数据506包含针对未通过的完整地址信息，包含存储体组(BG)、存储体(B)、行(R)和列(C)数据。应当注意，数据506是示例性数据集，并且在一些实施例中，更多或更少的数据可以包含在数据突发中。

现在将描述用于处理、存储和/或传送未通过数据的又一示例性方法(在本文中也称为“方法C”)。在该示例性方法中，缓冲器308包含串行FIFO缓冲器(例如，单位串行缓冲器)。在该实施例中，可以从存储器阵列306读取数据并将其与已知数据(例如，写入存储器阵列306的数据或来自内部寄存器的数据)进行比较，以将存储器阵列306的多个存储器地址中的每个存储器地址标识为通过(“通过地址”)或未通过(“未通过地址”)。响应未通过地址，未通过数据存储在缓冲器308中。在该实施例中，可以被编码(例如，2X、4x、8X)或解码(1X)的未通过数据不需要包含完整地址信息。

此外，在该实施例中，响应于读命令，将至少两位从存储器装置302传送到测试器304。从存储器装置302传输到测试器304的第一位包含指示符位，所述指示符位指示与读命令相关联的存储器地址是通过还是未通过。例如，如果存储器地址未通过，则从存储器装置302传送到测试器304的第一位(即，指示符位)可以包含“1”，并且如果存储器元件通过，则从存储器装置302传送到测试器304的第一位(即，指示符位)可以包含“0”。被传输到测试器304的第二位可以包含来自缓冲器308的未通过数据的下一位。

更具体地，例如，如果地址0被读取(例如，第一读操作)并且未通过，则被传送到测试器304(即，响应于该读取)的第一位将为“1”，并且被传送到测试器304的第二位将为与地址0相关联并存储在缓冲器308中的未通过数据。继续该示例，如果然后读取地址1(例如，第二读操作)并且地址1也未通过，则被传送到测试器304(即，响应于第二读操作)的第一位将为“1”，并且被传送到测试器304的第二位将为存储在缓冲器308中的未通过数据(例如，与地址0相关联的未通过数据)的下一位。继续该示例，如果然后读取地址3(例如，第三读操作)并且地址3通过，则被传送到测试器304(即，响应于第三读操作)的第一位将为“0”，并且被传送到测试器304的第二位将为存储在缓冲器308中的未通过数据(例如，与地址0相关联的未通过数据)的下一位。

在该实施例中，测试器304被配置为将传入数据与特定的存储器地址同步。换句话说，测试器304可以发出针对特定存储器地址的读命令，并且接收到的下一位(即，响应于读命令的第一位)指示特定存储器地址是通过还是未通过。换句话说，测试器304可以向存储器装置302发送针对特定存储器地址的读命令，并且响应于此，存储器装置302可以传送与特定存储器地址相关联的数据。此外，如下面更全面地描述的，数据中所包含的信息可以使得测试器304能够跟踪哪个存储器地址与未通过数据相关联。

如将理解的，在该实施例中，“通过”允许测试器304“追赶”并接收与先前的未通过地址相关联的未通过数据。作为示例，如果地址0被读取(例如，第一读操作)并且未通过，则被传送到测试器304(即，响应于该读取)的第一位将为“1”，并且被传送到测试器304的第二位将为与地址0相关联并存储在缓冲器308中的未通过数据。此外，如果地址1-10中的每一个被读取并通过(例如，响应于10次读操作)，则响应于这10次读取中的每一次读取而被传送到测试器304的每个位序列中的第一位将为“0”，并且响应于这10次读取中的每一次读取而被传送到测试器304的每个位序列中的第二位将为缓冲器308中的未通过数据(即，与地址0相关联的未通过数据)的下一位。因此，“通过”允许与先前未通过相关联的数据从存储器装置302传送到缓冲器308。应当注意，如果缓冲器308为空，则被传送到测试器304的位序列(即，响应于10个读命令中的一或多个)的第二位可以为0。在该实施例中，响应于读命令而将数据传输到测试器304，因此可以发生其它操作(例如，写操作)(例如，在读操作之间)。

在至少该实施例中，测试器304可以知道每次未通过均可以包含已知数量的位。因此，响应于未通过，测试器304可以对数据位(突发的第二位)进行计数，并将所述位与第一未通过地址相关联，直到已经传输了针对该次未通过的所有数据位为止。如果在传输时间期间发生了另一次未通过，则可以假设下一次未通过的未通过信息将立即开始流出(即，在第二位期间)。测试器304可以将数据与第二未通过地址相关联(即，基于第一位何时在测试中未通过)。如果在未通过数据的传输期间没有发生附加的未通过，则测试器304可以不记录任何数据位，并且测试器304可以等待下一次未通过(即，第一位为1)。响应于另一次未通过，测试器304可以再次对数据位进行计数，并将数据位与未通过相关联。因此，通常，第一位基于哪个地址被读取以创建未通过来指示地址。所述地址被存储在测试器304上的缓冲器(例如，FIFO)中，并且当接收到数据时，测试器304将地址应用于数据。

如将理解的，本文描述的各种实施例(例如，方法A、方法B和/或方法C)可以减少测试时间(例如，在烧录时)，并且可以允许在最大设计支持测试时钟下进行读取。此外，各种实施例可以允许1X可见性(例如，用于读取ECC冲突位)。在这些实施例中，可以将数据与管芯上寄存器(on-die register)中的数据进行比较以实现1X可见性(例如，使用“异或”比较)。此外，本文公开的一些实施例可以允许由于减少压缩而当前不可行的其它修复方案。而且，一些实施例可以允许附加的数据压缩(例如，存储体组压缩)。此外，在其中存储器内置自测试(MBIST)包含单独时钟(例如，内部振荡器)的实施例中，可以在较慢的测试器上运行较快的时钟，并且可以以较慢速度输出数据流。而且，各种实施例可以允许在修复测试期间在每个地址位跨越多个时钟(例如，以更快的测试时钟运行)(例如，以减少烧录时的测试时间)。

图6是根据本公开的各种实施例的测试存储器装置的示例性方法600的流程图。可以根据本公开中描述的至少一个实施例来布置方法600。在一些实施例中，方法600可以由诸如图1的存储器装置100、图3的系统300、图3的存储器装置302、图7的存储器系统700之类的装置或系统或另一种装置或系统来执行。尽管被示为离散块，但是根据期望的实施方式，各个框可以被划分为附加框，组合成更少的框或者被消除。

方法600可以在框602处开始，其中可以从存储器装置的存储器阵列的多个存储器地址中读取数据，并且方法600可以前进到框604。例如，参考图3，响应于读命令(例如，由图4的测试器304发出)，可以从存储器阵列306的多个存储器地址读取数据。

在框604处，可以将多个地址中的每个存储器地址标识为通过或未通过，并且方法600可以前进到框606。例如，可以将从存储器阵列306的存储器地址读取的数据与已知数据(例如，写入存储器阵列306的数据或来自内部寄存器的数据)进行比较，以将多个存储器地址中的每个存储器地址标识为通过地址或未通过地址。

在框606处，对于每个标识的未通过，可以将与标识的未通过相关联的数据存储在存储器装置上的缓冲器中，并且方法600可以前进到框608。例如，与标识的未通过相关联的数据可以被存储在图3的缓冲器308中。在一些实施例中，可以在缓冲器中存储指示符位和标识所标识的未通过的每个未通过位的未通过数据或指示连续标识的通过次数的计数。在其它实施例中，可以将标识的未通过的存储器地址存储在缓冲器中。在又其它实施例中，可以将标识所标识的未通过的每个未通过位的未通过数据存储在缓冲器中。

在框608处，可以将与每个标识的未通过相关联的数据中的至少一些数据从存储器装置传送到测试器，而不传送与每个标识的通过相关联的地址数据。例如，参考图3，可以将与每个标识的未通过相关联的数据中的至少一些数据从存储器装置302传送到测试器304。在一些实施例中，可以存储指示符位和标识所标识的未通过的每个未通过位的未通过数据或指示连续标识的通过次数的计数。在其它实施例中，可以将标识的未通过的存储器地址从缓冲器传送到测试器。在又其它实施例中，可以将标识所标识的未通过的每个未通过位的数据从缓冲器传送到测试器。

在不脱离本公开的范围的情况下，可以对方法600进行修改、添加或省略。例如，方法600的操作可以以不同的顺序来实施。此外，所概述的操作和动作仅作为示例提供，并且在不背离所公开的实施例的实质的情况下，一些操作和动作可以是任选的，可以组合为较少的操作和动作，或者可以扩展为附加的操作和动作。

还公开了一种系统。根据各种实施例，所述系统可以包含测试器和包含一或多个存储器单元阵列的一或多个存储器装置(例如，图1的存储器装置100)。图7是根据本文描述的一或多个实施例实施的存储器系统700的简化框图。可以包含例如存储器测试系统的存储器系统700包含多个存储器装置702和测试器704，所述测试器可以仅包含例如测试器304(参见图3)，如本文所述。测试器704可以与存储器装置702可操作地耦合，其中每个存储器装置702可以包含或者可以耦合到用于执行本文公开的一或多个实施例的电路。

本公开的各种实施例可以包含一种测试存储器装置的方法。所述方法可以包含从存储器装置的存储器阵列的多个存储器地址中读取，并将多个地址中的每个存储器地址标识为通过或未通过。所述方法可以进一步包含对于每个标识的未通过，将与标识的未通过相关联的数据存储在存储器装置的缓冲器中。此外，所述方法可以包含将与每个标识的未通过相关联的数据中的至少一些数据传送到半导体管芯外部的测试器，而不将与每个标识的通过相关联的地址数据传送到测试器。

根据本公开的另一个实施例，一种装置可以包含存储器阵列和耦合到存储器阵列的缓冲器。所述装置可以进一步包含电路，所述电路耦合到存储器阵列和缓冲器并且被配置为从存储器阵列的多个存储器地址读取数据。所述电路还可以被配置为将读取的数据与已知的测试数据进行比较。此外，所述电路可以被配置为响应于所述比较，将多个存储器地址中的每个存储器地址标识为通过或未通过。而且，所述电路可以被配置为对于每个标识的未通过，将与标识的未通过相关联的数据存储在缓冲器中。所述电路可以进一步被配置为将与每个标识的未通过相关联的数据中的至少一些数据传送到外部测试器，而不将与每个标识的通过相关联的地址数据传送到外部测试器。

本公开的附加实施例包含一种系统。所述系统可以包含测试装置和可操作地耦合到测试装置的至少一个存储器装置。存储器装置可以包含存储器阵列，存储器阵列包括多个存储器地址。存储器装置还可以包含先进先出(FIFO)高速缓存和至少一个电路。至少一个电路可以被配置为响应于至少一个测试操作，将多个存储器地址中的每个存储器地址标识为通过或未通过。至少一个电路还可以被配置为对于每个标识的未通过，将与标识的未通过相关联的多个未通过数据位存储在FIFO高速缓存中。此外，至少一个电路可以被配置为将与每个标识的未通过相关联的多个未通过数据位中的至少一些未通过数据位传送到测试装置，而不将与每个标识的通过相关联的地址数据传送到测试装置。

根据惯例，附图中所示的各种特征可能未按比例绘制。本公开中呈现的图示并不意味着是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，各种特征的尺寸可以被任意地扩大或缩小。另外，为了清楚起见，一些附图可以被简化。因此，附图可能未描绘给定设备(例如，装置)的所有部件或特定方法的所有操作。

如本文中所使用的，术语“装置”或“存储器装置”可以包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包含存储器、处理器和/或其它部件或功能。例如，装置或存储器装置可以包含片上系统(SOC)。

如本文所使用的，除非另外规定，否则术语“半导体”应当被广义地解释为包含可以或可以不采用半导体功能进行操作的微电子和MEMS装置(例如，磁存储器、光学装置等)。

本文中、尤其是在所附权利要求(例如，所附权利要求的主体)中所使用的术语一般期望为“开放”术语(例如，术语“包含(including)”应当被解释为“包含但不限于”，术语“具有”应当被解释为“至少具有”，术语“包含(includes)”应当被解释为“包含但不限于”等)。

此外，如果需要特定数量的所介绍的权利要求叙述，则此类意图将明确叙述于权利要求中，并且在不存在此类叙述的情况下，不存在此类意图。例如，为帮助理解，所附权利要求可以使用介绍性短语“至少一个”和“一或多个”以引入权利要求叙述。然而，此类短语的使用不应视为暗示通过不定冠词“一(a/an)”引入权利要求叙述会将含有此所引入权利要求叙述的任何特定权利要求限于仅含有一个此叙述的实施例，即使相同权利要求包含引导性短语“一或多个”或“至少一个”及不定冠词(例如“一(a/an)”)(例如，“一(a/an)”应解释成表示“至少一个”或“一或多个”)；此同样适用于用于引入权利要求叙述的定冠词的使用。如本文所使用的，“和/或”包含一或多个相关列出项目的任何和所有组合。

另外，即使明确叙述了特定数量的所介绍的权利要求叙述，但是应当理解，此类叙述应解释成意味着至少所叙述的数量(例如，仅仅叙述“两种叙述”而无其它修饰词意味着至少两种叙述或两种或两种以上叙述)。此外，在其中使用与“A、B和C等中的至少一个”或“A、B和C等中的一或多个”等类似的约定的那些情况下，通常此类结构旨在包含单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起，或A、B和C一起等。例如，旨在以这种方式解释术语“和/或”的使用。

此外，无论在说明书、权利要求书还是在附图中，呈现两个或更多个替代术语的任何转折词语或短语都应当被理解为考虑了包含这些术语中的一个、这些术语中的一个或这两个术语的可能性。例如，短语“A或B”应当被理解为包含“A”或“B”或“A和B”的可能性。

另外，术语“第一”、“第二”、“第三”等的使用不一定在本文中用于暗示元件的特定次序或数量。一般来讲，术语“第一”、“第二”、“第三”等用于辨别作为通用标识符的不同元件。如果没有表明术语“第一”、“第二”、“第三”等暗示特定次序，则这些术语不应被理解为暗示特定次序。此外，如果没有表明术语“第一”、“第二”、“第三”等暗示特定数量的元件，则这些术语不应被理解为暗示特定数量的元件。

以上描述并在附图中示出的本公开的实施例不限制本公开的范围，该范围由所附权利要求及其合法等同物的范围所涵盖。任何等同的实施例都在本公开的范围内。实际上，除了本文中示出和描述的那些修改之外，诸如所描述的元件的替代有用组合之类的本公开的各种修改根据描述对于本领域技术人员而言将是显而易见的。此类修改和实施例也落入所附权利要求和等同物的范围内。