具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1是本发明一实施例的半导体存储装置的结构示意图。参考图1所示，该半导体存储装置中包括存储单元阵列110和页缓存阵列120。其中，存储单元阵列110中包括多个存储单元，多个存储单元被划分为多个页(Page)，每个页中的多个存储单元与同一字线(WL)相连接。页缓存阵列120通过位线(BL)与存储单元阵列110相连接。页缓存阵列120中包括多个页缓存器组(图未示)，每个页缓存器组中包括多级页缓存器，该多级页缓存器中包括至少一个第一页缓存器，该第一页缓存器中包括错误计数单元，该错误计数单元适于累计与该页缓存器组连接的多个目标存储单元中的错误页数量。

存储单元阵列110可以包括沿着行方向和列方向布置的多个存储单元，每个存储单元中可以存储一个或多个位。

页缓存阵列120可以通过多个位线BL连接到存储单元阵列110，并且通过数据线DL连接到I/O电路140。

参考图1所示，本发明的半导体存储装置还可以包括控制器130、输入输出的I/O电路140、电压发生器150和地址译码器160等。

地址译码器160可以通过字线WL、串选择线和地选择线等与存储单元阵列110连接。地址译码器160可以对来自外部控制器的地址命令进行译码，地址译码器160根据译码地址选择字线WL中的至少一个，将该字线WL作为选中的字线，以使控制器130驱动该选择的字线并控制其电压。

电压发生器150可以生成半导体存储装置所需要的各种电压，例如编程电压、读取电压、验证电压、导通电压等。

控制器130可以响应于来自外部设备的命令和控制信号来控制页缓存阵列120、I/O电路140、地址译码器160、电压发生器150等。

在控制器130的控制之下，页缓存阵列120可以读取存储在存储单元阵列110中的数据，也可以将来自I/O电路140的数据存储(写入)在存储单元阵列110中。

图2是本发明一实施例的半导体存储装置的部分结构示意图，其中示出了图1中的半导体存储装置中的存储单元阵列110和页缓存阵列120，以及相关的高压开关阵列151和地址译码器阵列161。参考图2所示，用平行设置的多条竖线表示存储单元阵列110，该存储单元阵列110中包括按照行和列分布的多个存储单元，其中包括多个存储单元串。图2中的存储单元阵列110中的每一条竖线表示一个存储单元串。在每个存储单元串中，存储单元彼此串联连接，每个存储单元串与一根位线连接。参考图2所示，BLe/o表示一对奇偶位线对，分别连接一个存储单元串，每两根竖线表示一对奇偶位线对。在存储单元阵列110，多条字线(图未示)按照行的排列与每一行存储单元相连接，与同一条字线相连的多个存储单元属于同一个页。

参考图2所示，其中采用表格表示页缓存阵列120，表格中的每一个表示一个页缓存器，存储单元阵列110中的每一对奇偶位线对与页缓存阵列120中一个页缓存器相连接，该页缓存器与该对奇偶位线对中的多个存储单元相对应。处于同一列的多个页缓存器属于一个页缓存器组，例如该表格中的第一列，编号0-7的8个页缓存器属于一个页缓存器组，将该组页缓存器组称为G1；第二列中编号8-15的8个页缓存器属于一个页缓存器组，将该组页缓存器组称为G2，依此类推。每个页缓存器组中包括多级页缓存器。例如，在页缓存器组G1中，编号0-7的页缓存器分别属于0-7级，也就是说，页缓存器组G1中包括8级页缓存器。相应地，在图2所示的实施例中，编号0、8、16、24、32、40的页缓存器都属于0级，编号1、9、17、25、33、41的页缓存器都属于1级，依此类推。

在图2所示的实施例中，每一个页缓存器组中包括8个页缓存器，对应于8对奇偶位线。例如，页缓存阵列120中编号0-7的页缓存器对应于存储单元阵列110中的8对奇偶位线对BLe/o<0:7>，页缓存阵列120中编号8-15的页缓存器对应于存储单元阵列110中的8对奇偶位线对BLe/o<8:15>，依此类推。图2中的奇偶位线对的尖括号中的数字可以作为奇偶位线对的编号，奇偶位线对的编号与页缓存器的编号一一对应。

图2共示出了6组页缓存器组，共48个页缓存器，对应于48对奇偶位线对所连接的多个存储单元。

图2所示仅为示例，不用于限制本发明的半导体存储装置中的页缓存器组的数量，以及每个页缓存器组中的页缓存器的数量。

参考图2所示，其中还示出了高压开关阵列151，该高压开关阵列151与图1所示的高压发生器150相连接，高压开关阵列151也可以包含在高压发生器150中。图2以表格的形式表示高压开关阵列151，其中的编号与页缓存阵列120中的编号一一对应，也与存储单元阵列110中的奇偶字线对的编号一一对应，用于作为控制施加到选择的字线上的电压的开关。

参考图2所示，其中还示出了地址译码器阵列161，可以是图1中所示的地址译码器160的具体实施方式。在图2中，地址译码器阵列161中包括对应于6组页缓存器组的6个地址译码器Y_DEC<0>，…，Y_DEC<5>。

参考图2所示，在本发明的实施例中，多级页缓存器中包括至少一个第一页缓存器121，该第一页缓存器121中包括错误计数单元，该错误计数单元适于累计与该页缓存器组连接的多个目标存储单元中的错误页数量。

在对半导体装置进行测试时，可以按照字线的顺序逐页选择目标存储单元，每个页缓存器组中的多级页缓存器分别读取位于同一页中的多个目标存储单元中的多个存储数据，若该多个存储数据中有错误位，则表示该页中存在错误，则累计一次错误页数量。根据这种测试方法，不用知道具体是该页中的哪一个存储单元发生了错误位。本发明对存储单元阵列110中的页的数量不做限制。

在图2所示的实施例中，在页缓存器组G1中包括一个第一页缓存器121，即编号为7的页缓存器。以页缓存器组G1为例，编号为7的第一页缓存器121中包括错误计数单元，该错误计数单元可以累计页缓存器组G1所连接的多个目标存储单元中的错误页数量。这里的多个目标存储单元指在存储单元阵列110中的，与奇偶字线对BLe/o<0:7>连接的多个存储单元。本发明对错误计数单元的具体实施方式不做限制。

在一些实施例中，在每个页缓存器组中还包括第二页缓存器。如图2所示，除了第一页缓存器121之外的其余7个页缓存器中的每一个都是第二页缓存器122，这些第二页缓存器122仅用于实现普通的页缓存器的功能，这些第二页缓存器122中不包括第一页缓存器121中的错误计数单元。

根据本发明的半导体存储装置，通过在页缓存器组中的至少一个第一页缓存器121中设置错误计数单元，可以对该页缓存器组所连接的多个目标存储单元中的错误页数量进行计数。假设每组页缓存器组所连接的多个目标存储单元在存储单元阵列110中属于一个存储列，则在半导体存储装置的测试模式下，当发现该存储列中的存储单元中出现错误页，或者出现错误页的数量超出预定的阈值，则用备用的存储列替换该存储列。

在一些实施例中，第一页缓存器121中的错误计数单元包括第一锁存器，当多个目标存储单元中存在错误页时，第一锁存器的锁存数据的逻辑值被翻转，将翻转次数作为错误页计数。

在一些实施例中，第一页缓存器121中还包括第二锁存器，第二锁存器适于存储与第一页缓存器连接的第一目标存储单元的数据。

图3是本发明一实施例的半导体存储装置中的第一页缓存器的结构示意图。参考图3所示，该第一页缓存器121中包括一个第一锁存器310和一个第二锁存器320。其中，第一锁存器310和第二锁存器320都是R-S(Reset-Set)锁存器，第一锁存器310通过感测元件331连接到存储单元阵列110，第二锁存器320通过预充电元件332连接到高压开关阵列151。

参考图3所示，第一锁存器310包括第一锁存元件311，第一复位(Reset)端312和第一设置(Set)端313。当感测到与该第一锁存器310连接的第一目标存储单元中的数据出现错误时，指示该错误的信号可以输入至第一复位(Reset)端312，使第一锁存元件311的锁存数据的逻辑值被翻转，翻转一次作为记录到一次错误。

在一些实施例中，通过第一设置端313对错误计数单元进行初始化，也即输入初始化信号INIT_P至第一设置端313，使第一锁存器310中的逻辑值恢复到零电位，并且使错误页数量清零。

参考图3所示，第二锁存器320包括第二锁存元件321，第二复位端322和第二设置端323。数据开关341、342分别与第二锁存元件321的两个引脚(Q1，Q1_N)相连接，数据开关341、342还分别与数据线343、344连接，第二锁存元件321可以存储写入至或读取到的第一目标存储单元中的数据，该数据可以来自数据开关341、342或传输至数据线343、344。在图3中，数据线343标示为LDL，数据线344标示为LDLb，LDL和LDLb各自表示一根数据总线。LDLb是LDL的相反位。如图3所示，数据开关341、342是一种晶体管，地址选择信号YI连接至数据开关341、342的基极，地址选择信号YI用于选择该页缓存器所对应的存储单元；数据线343、344分别与数据开关341、342的漏极或源极连接，用于输出数据。

在一些实施例中，第二页缓存器中包括第三锁存器，该第三锁存器适于存储与第二页缓存器连接的第二目标存储单元的数据。第一目标存储单元和第二目标存储单元一起组成对应于一个页缓存器组的全部存储单元。

图4是本发明一实施例的半导体存储装置中的第二页缓存器的结构示意图。参考图4所示，以图2中的第二页缓存器122为例，该第二页缓存器122中包括第三锁存器410，第三锁存器410包括第三锁存元件411，第三复位端412和第三设置端413。第三锁存器410通过感测元件431连接到存储单元阵列110，第三锁存器410通过预充电元件432连接到高压开关阵列151。数据开关441、442分别与第三锁存元件411的两个引脚(Q1，Q1_N)相连接，数据开关441、442还分别与数据线443、444连接，第三锁存元件411可以存储写入至或读取到的第二目标存储单元中的数据，该数据可以来自或传输至数据线443、444。在图4中，数据线443标示为LDL，数据线444标示为LDLb，表示第二页缓存器122中输出的数据可以与第一页缓存器121输出的数据通过一个数据总线传输，LDL和LDLb各自表示一根数据总线。对应于图2所示的实施例，可以用LDL<0:7>和LDLb<0:7>表示传输页缓存器组G18中的8个数据的数据总线。

在图3和图4所示的实施例中，第二页缓存器122中的第三锁存器410与第一页缓存器121中的第二锁存器320的结构和功能都相同。在其他的实施例中，第二锁存器320和第三锁存器410的结构可以不同。

图3和图4所示仅为示例，不用于限制本发明的第一页缓存器121和第二页缓存器122的具体实施方式，可以采用本领域内的任意其他元件构成其中的第一锁存器310、第二锁存器320和第三锁存器410，并实现相应的功能。

根据图2-图4所示的实施例，在该半导体存储装置的每组页缓存器组中，在一个第一页缓存器中设置错误计数单元，用于累计与该页缓存器组连接的多个目标存储单元中的错误页数量，而无需在其他第二页缓存器中设置错误计数单元，可以减少需要增加的元件的数量，节省芯片面积。

图5是本发明另一实施例的半导体存储装置的框图。参考图5所示，该实施例的半导体存储装置除了包括图1所示实施例中的存储单元阵列110和页缓存阵列120之外，还包括信号发生器510、输入输出电路530和比较单元520。其中，信号发生器510适于产生写入多个目标存储单元中的测试数据；输入输出电路140适于从页缓存阵列120接收多个目标存储单元中存储的目标数据；比较单元520适于比较测试数据和目标数据是否相同，并将比较结果COMP_FAIL输出至错误计数单元，当比较结果为不同时，表示多个目标存储单元中存在错误页，相应地，第一锁存器的锁存数据的逻辑值被翻转。

参考图5所示，输入输出电路530可以是图1中所示的I/O电路140，可以包括在I/O电路140中，也可以是独立的电路。信号发生器510输出测试数据DATA_E至比较单元520，该测试数据DATA_E与已经写入至多个目标存储单元中的写入数据相同。当存储单元发生错误时，由该存储单元中所读取的目标数据DATA1就与测试数据DATA_E不一致。在进行测试时，可以由信号发生器510生成测试数据，写入存储单元阵列110中。

参考图5所示，存储单元阵列110中的目标存储单元中的目标数据通过页缓存阵列120中的页缓存器121、122中的数据线LDL、LDLb输入至输入输出电路530。

在一些实施例中，输入输出电路530可以对数据线LDL、LDLb中的目标数据进行模数转换，使输入输出电路530向比较单元520输出经过数字化的目标数据DATA1。

在一些实施例中，本发明的半导体存储装置还包括控制器(图未示)，该控制器产生比较使能信号STRB，控制器控制比较单元520在比较使能信号的有效时段内执行比较操作。该控制器可以包括在图1所示的控制器130中，也可以是独立的控制器。

参考图5所示，比较使能信号STRB同时输入至比较单元520和输入输出电路530，使比较单元520在该比较使能信号STRB的有效时段内才对测试数据DATA_E和目标数据DATA1进行比较。具体地将在后文中结合信号时序图说明。

在一些实施例中，本发明的半导体存储装置还包括地址译码器，地址译码器中包括与运算单元，该与运算单元包括第一输入端、第二输入端和输出端，地址选择信号与第一输入端相连接，比较结果与第二输入端相连接，输出端与第一锁存器的第一复位端相连接。

图6是本发明一实施例的半导体存储装置的部分结构示意图，其中示出了图2中的页缓存阵列120和地址译码器阵列161。其中，地址译码器阵列161中的地址译码器根据与页缓存器组的连接关系分别标记为Y_DEC<0>，…，Y_DEC<5>，其中Y_DEC<0>对应于图2中的页缓存器组G1，Y_DEC<1>对应于图2中的页缓存器组G2，依此类推。参考图6所示，地址译码器阵列161根据地址命令Y_ADD<N:0>来选择各个地址译码器，比较结果COMP_FAIL输入至各个地址译码器中。被选中的地址译码器的地址选择信号YI有效，是该地址译码器对应的存储单元被选中。例如地址译码器Y_DEC<0>可以输出地址选择信号YI<0>至页缓存器组G1，地址选择信号YI<0>可以指示选中页缓存器组G1对应的多个目标存储单元。

在这些地址译码器中包括与运算单元(图未示)，将地址选择信号YI和比较结果COMP_FAIL执行与运算，结合图3所示，该与运算单元输出的与结果RSTF_F与第一锁存器310的第一复位端312相连接。假设比较结果COMP_FAIL为0表示比较结果相同，比较结果COMP_FAIL为1表示比较结果不同。当地址选择信号YI有效时，比较结果COMP_FAIL为1才表示该地址选择信号YI所对应的多个目标存储单元中发生了错误页，则与结果RSTF_F为1，第一锁存元件311的锁存数据的逻辑值被翻转。

本发明对与运算单元的具体实施方式不做限制。在一些实施例中，与运算单元是与门，该与门具有两个输入端和一个输出端。

在一些实施例中，本发明的半导体存储装置中的控制器还控制多个页缓存器组中的多个错误计数单元顺序地累计与每个页缓存器组连接的多个目标存储单元中的错误页数量。

在实际实施中，在测试过程中，通过数据总线顺序地选择各组页缓存器组，也即顺序地使地址选择信号YI依次有效，使各组页缓存器组中的错误计数单元顺序地累计与每个页缓存器组连接的多个目标存储单元中的错误页数量，实现对整块芯片的自动化测试，提高测试速度，减少测试时间。

结合图5和图6所示，比较单元520输出的比较结果COMP_FAIL可以输入至地址译码器160中，也就是输入至地址译码器160的与运算单元的第二输入端。

图7是本发明一实施例的半导体存储装置的信号时序关系示意图。结合图6和图7所示，其中，YI<0>，…，YI<4>分别表示对应于每个页缓存器组的地址选择信号。图7所示仅为示意，并未显示全部的5组页缓存器的数据。例如，YI<0>表示对应于编号为0-7的8个页缓存中的地址选择信号。YI<0>为高电平表示页缓存器组G1中的8个页缓存器被选中。参考图7所示，依次使YI<0>，…，YI<4>为高电平，从而顺序地对其所对应的页缓存器组被选中。

参考图7所示，比较使能信号STRB是具有一定占空比的方波信号。该比较使能信号STRB为高电平的时段为有效时段，只有在该有效时段内，比较单元520才对测试数据DATA_E和目标数据DATA1进行比较。

参考图7所示，比较结果COMP_FAIL是比较单元520的输出信号，其中示出了两处错误指示710、720。该实施例以比较结果COMP_FAIL为高电平表示目标数据DATA1与测试数据DATA_E有不一致。

比较结果COMP_FAIL与地址选择信号YI<0>，…，YI<4>执行与运算，得到RSTF_F<0>，…，RSTF_F<4>，RSTF_F<0>，…，RSTF_F<4>分别作为输入至5个页缓存器组中的第一锁存器310的第一复位端312的信号，当RSTF_F<0>，…，RSTF_F<4>为高电平时，第一锁存元件311的锁存数据的逻辑值被翻转，该页缓存器组中的错误计数单元累计一次错误页。

如图7所示，比较结果COMP_FAIL中的两处错误指示710、720分别对应于测试数据YI<1>和YI<3>的有效时段内，则在信号RSTF_F<1>和信号RSTF_F<3>中分别产生高电平，使该两个信号所连接的页缓存器组中的311的锁存数据的逻辑值被翻转。

根据图7所示的实施例，可以实现对存储芯片的自动化测试，减少测试时间，提高测试效率。

在一些实施例中，本发明的半导体存储装置是SPI NAND闪存。该SPI NAND闪存可以通过如SPI的串行接口与主机装置连接。主机装置可以是处理器、控制器、电脑等。

图8是本发明一实施例的半导体存储装置的测试方法的示例性流程图。该实施例的测试方法可以根据前文所述的半导体存储装置来实施，因此，前文的内容和附图都可以用于说明本发明的半导体存储装置的测试方法，相同的内容将不再赘述。参考图8所示，该实施例的测试方法包括以下步骤：

步骤810：向多个目标存储单元中写入测试数据。

在一些实施例中，步骤810中的测试数据可以由本发明的半导体存储装置中的信号发生器510生成。

步骤820：从页缓存器组接收多个目标存储单元中存储的目标数据，多个目标存储单元通过位线与一个页缓存器组连接，所述页缓存器组中包括多级页缓存器，所述多级页缓存器中包括至少一个第一页缓存器，所述第一页缓存器中包括错误计数单元。

在一些实施例中，可以由本发明的半导体存储装置中的输入输出电路530从存储单元阵列110中接收该多个目标存储单元中存储的目标数据。

在一些实施例中，错误计数单元包括第一锁存器，当比较结果为不同时，第一锁存器的锁存数据的逻辑值被翻转，将翻转次数作为错误页计数。

在一些实施例中，第一页缓存器中还包括第二锁存器，第二锁存器适于存储与第一页缓存器连接的第一目标存储单元的数据。

在一些实施例中，在多级页缓存器中还包括多个第二页缓存器，多个第二页缓存器中不包括错误计数单元。

在一些实施例中，第二页缓存器中包括第三锁存器，第三锁存器适于存储与第二页缓存器连接的第二目标存储单元的数据。

步骤830：比较测试数据和目标数据是否相同，并将比较结果输出至错误计数单元，错误计数单元根据比较结果累计与页缓存器组连接的多个目标存储单元中的错误页数量。

在一些实施例中，可以由本发明的半导体存储装置中的比较单元520执行比较操作。多个存储单元被划分为多个页，每个页中的多个存储单元与同一字线相连接。

在一些实施例中，本发明的测试方法还包括：提供比较使能信号，在比较使能信号的有效时段内比较测试数据和目标数据是否相同。可以由本发明的半导体存储装置中的控制器来生成比较使能信号STRB。

在一些实施例中，本发明的测试方法还包括：多个页缓存器组中的错误计数单元顺序地累计与每个页缓存器组连接的多个目标存储单元中的错误页数量。可以由本发明的半导体存储装置中的控制器控制地址译码器产生地址选择信号YI，根据图7所示的信号时序执行控制，从而实现顺序地累计每个页缓存器组连接的多个目标存储单元中的错误页数量。

在一些实施例中，本发明的测试方法还包括：将错误页计数传输至第二锁存器。参考图3所示，第一锁存器310中的错误页计数结果可以传输至第二锁存器320，可以从第二锁存器320中读出该错误页计数结果。

在一些实施例中，使用本发明的测试方法对芯片中的一个存储块中的多个存储单元，按照逐页面测试的方式，完成对所有存储单元的测试之后，再将第一锁存器310中的错误页计数结果传输至第二锁存器320。当发现有的存储列中发生了错误页，或者错误页的数量超过了预定的阈值，则用备用的存储列替换该存储列。

在一些实施例中，本发明的测试方法中的半导体存储装置是SPI NAND闪存。

根据本发明的测试方法，可以减少测试时间，提高测试效率；并且芯片的尺寸增加较小，节省了芯片面积。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。