具体实施方式

请参照图9，图9是本发明的实施例所公开的一种存储控制器100的示意图。如图9所示，存储控制器100至少包含一高级可扩展接口(advanced eXtensible interface,AXI)总线102、一仲裁和映射单元104、一物理队列106、一排序引擎108、一命令处理器150，一双倍数据速率物理层接口总线111，以及物理层接口112，其中图9所示的高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、双倍数据速率物理层接口总线111以及物理层接口112和图1所示的高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、双倍数据速率物理层接口总线111以及物理层接口112相同，所以在此不再赘述。另外，存储控制器100和动态随机存取存储控制器10之间的差异在于图9中的命令处理器150不同于图1中的命令处理器110。另外，高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、命令处理器150、双倍数据速率物理层接口总线111以及物理层接口112之间的耦接关系可参照图1，所以在此也不再赘述。另外，因为存储控制器100内除了上述组件之外的其他电路并非本发明所关注的技术特征，所以在此也不再赘述。

另外，储存在排序引擎108内寄存器(例如寄存器FIFOO0-FIFOO2)的命令C0-C2中的每一个命令的数据结构可参照图6(a)，所以在此不再赘述。因此，当命令处理器150开始执行命令C0时，所有的地址信息(包含行地址数据RAD和列地址数据CAD)都已经在排序引擎108中储存就绪，并且可以被传送到命令处理器150。

另外，请参照图10A、10B，图10A是说明命令处理器150的示意图以及图10B是说明命令处理器160的示意图。如图10A所示，命令处理器150包含一激活命令产生电路(activecommand generating circuit)1102，一预充电命令产生电路(pre-charge commandgenerating circuit)1104，一预先列地址命令产生电路(pre-column address commandgenerating circuit)1108，以及一读取或写入命令产生电路(read or write commandgenerating circuit)1110。现在，以命令C0为例，激活命令产生电路1102可根据存储器M1的区块0的区块地址数据BAD，区块0的行地址数据RAD，以及一激活确认信号ASS，产生激活命令ACT_K0_R11，其中区块地址数据BAD和行地址数据RAD可由排序引擎108传送过来；预充电命令产生电路1104可根据区块地址数据BAD和一预充电确认信号PCSS，产生预充电命令PRECH_K0，其中区块地址数据BAD可由排序引擎108传送过来；预先列地址命令产生电路1108可根据区块地址数据BAD，列地址数据CAD，以及一预先列地址确认信号PCASS，产生预先列地址命令PCA_K0_C11，其中区块地址数据BAD和列地址数据CAD可由排序引擎108传送过来；读取或写入命令产生电路1110可根据区块地址数据BAD和读取或写入命令确认信号RWSS，产生读取命令RD_K0_C11，其中区块地址数据BAD可由排序引擎108传送过来。另外，命令处理器150可通过双倍数据速率物理层接口总线111和物理层接口112传送预充电命令PRECH_K0，预先列地址命令PCA_K0_C11，读取命令RD_K0_C11，以及激活命令ACT_K0_R11至存储器M1，其中存储器M1内的一第四解码器是用于解码对应命令C0的预充电命令PRECH_K0。另外，在本发明的另一实施例中(如图10B所示)，命令处理器160和命令处理器150之间的差异在于命令处理器160还包含一预先行地址命令产生电路1106，其中预先行地址命令产生电路1106可根据区块地址数据BAD，行地址数据RAD，以及一预先行地址确认信号PRASS，产生一预先行地址命令PRA0，区块地址数据BAD和行地址数据RAD可由排序引擎108传送过来，以及存储器M1内的一第五解码器是用于解码对应命令C0的一预先行地址命令PRA0。另外，命令处理器160可通过双倍数据速率物理层接口总线111和物理层接口112传送预先行地址命令PRA0，预充电命令PRECH_K0，预先列地址命令PCA_K0_C11，读取命令RD_K0_C11，以及激活命令ACT_K0_R11至存储器M1，其中命令处理器160在产生激活命令ACT_K0_R11之前产生预先行地址命令PRA0。

在本发明的一实施例中，储存在寄存器FIFOO0的命令C0对应顺序1，储存在寄存器FIFOO1的命令C1对应顺序2，以及储存在寄存器FIFOO2的命令C2对应顺序3。排序引擎108内的有限状态机1082可控制命令处理器150执行命令C0，此时有限状态机1082可预先执行命令C1和命令C2的部分以有效地将可用地址信息发送到命令处理器150使命令处理器150在适当的时间产生预先列地址命令PCA_K0_C11和/或预先行地址命令PRA0。

另外，在本发明中每一命令(例如命令C0，命令C1，或命令C2)对应一个读取命令或写入命令，以及后续仅用读取命令做为说明本发明的例子。如图11所示，以命令C0对应读取耦接存储器M1的区块0的行11和列11的存储单元，命令C1对应读取耦接存储器M1的区块7的行22和列22的存储单元，以及命令C2对应读取耦接存储器M1的区块5的行33和列33的存储单元为例，图11和图5之间的差异在于因为命令C0包含列地址信息(也就是列11)，所以有限状态机1082还可控制命令处理器150在产生激活命令ACT_K0_R11和读取命令RD_K0_C11之间产生预先列地址命令PCA_K0_C11，其中命令处理器150可在应用于存储器M1-Mm的内部时钟的时钟下降沿或时钟上升沿产生预先列地址命令PCA_K0_C11至存储器M1，且存储器M1内的一第二解码器可用于解码对应命令C0的激活命令ACT_K0_R11。例如，命令处理器150可在产生读取命令RD_K0_C11至存储器M1之前产生预先列地址命令PCA_K0_C11至存储器M1，其中在预先列地址命令PCA_K0_C11和读取命令RD_K0_C11之间存在预定时间(也就是一时间间隔tPCA2C)，以及在本发明的一实施例中，时间间隔tPCA2C不小于应用于存储器M1-Mm的内部时钟的4个时钟周期(4clks)。因此，根据如图11所示的操作时序，因为命令处理器150可在产生读取命令RD_K0_C11之前产生具有列11地址信息的预先列地址命令PCA_K0_C11，所以存储器M1可在接收读取命令RD_K0_C11之前，先根据预先列地址命令PCA_K0_C11解码列11地址信息，导致在一读取访问时间(例如由电子设备工程联合委员会的双倍数据速率存储器规范所定义的CAS latency)中或在一写入恢复时间(例如由电子设备工程联合委员会的双倍数据速率存储器规范所定义的tWR)中节省约2纳秒(ns)。同样地，如图11所示，命令处理器150可在产生读取命令RD_K7_C22至存储器M1之前产生具有列22地址信息的一预先列地址命令PCA_K7_C22，其中时间间隔tPCA2C存在于预先列地址命令PCA_K7_C22和读取命令RD_K7_C22之间；命令处理器150可在产生读取命令RD_K5_C33至存储器M1之前产生具有列33地址信息的一预先列地址命令PCA_K5_C33，其中时间间隔tPCA2C存在于预先列地址命令PCA_K5_C33和读取命令RD_K5_C33之间；命令处理器150可在产生读取命令RD_K6_C44至存储器M1之前产生具有列44地址信息的一预先列地址命令PCA_K6_C44，其中时间间隔tPCA2C存在于预先列地址命令PCA_K6_C44和读取命令RD_K6_C44之间。

另外，在电子设备工程联合委员会的双倍数据速率存储器规范中，存储器M1的引脚A0-A13可用来解码地址信息，但是引脚A13，A11本来就不用于解码列地址信息，所以在本发明中，存储器M1的引脚A13，A0-A9(或引脚A11，A0-A9，或引脚A13，A11，A0-A9)可被用来解码包含在预先列地址命令PCA_K0_C11，PCA_K7_C22，PCA_K5_C33中的列地址信息，其中在本发明的一实施例中，包含在预先列地址命令PCA_K0_C11，PCA_K7_C22，PCA_K5_C33中的列地址信息对应存储器M1的引脚A0-A9。但本发明并不受限于存储器M1利用上述引脚的配置解码包含在预先列地址命令PCA_K0_C11，PCA_K7_C22，PCA_K5_C33中的列地址信息。

接下来以引脚A13，A0-A9为例，如图12所示，当所述列地址信息中的引脚A13具有高电平时，命令处理器150可产生预先列地址命令PCA_K0_C11，PCA_K7_C22，PCA_K5_C33，或PCA_K6_C44时，其中如图12所示，已产生的预先列地址命令PCA_K0_C11，PCA_K7_C22，及/或PCA_K5_C33分别对应读取命令RD_K0_C11，RD_K7_C22，RD_K5_C33，以及预先列地址命令PCA_K6_C44对应读取命令RD_K6_C44(或写入命令WR_K6_C44)。另外，存在于一个预先列地址命令和一个对应的读取命令(或一个对应的写入命令)之间的时间间隔不小于时间间隔tPCA2C，以及存在于两个相邻的读取命令之间的时间间隔不小于时间间隔tCCD。

另外，本发明并不受限于命令处理器150的预先列地址命令产生电路1108在激活命令ACT_K0_R11和读取命令RD_K0_C11之间的时钟下降沿或时钟上升沿产生预先列地址命令PCA_K0_C11。也就是说只要预先列地址命令产生电路1108可在读取命令RD_K0_C11之前产生预先列地址命令PCA_K0_C11就落入本发明的范围。

另外，以命令处理器150产生预先列地址命令PCA_K6_C44为例，如图13所示，在本发明的一实施例中，命令处理器150产生预先列地址命令PCA_K6_C44的时间不会超过如图13所示的操作时序中的前一个读取命令(也就是读取命令RD_K5_C33)，所以在预先列地址命令PCA_K6_C44和读取命令RD_K6_C44之间的时间间隔tPCA2C的最大值tPCA2CMAX等于时间间隔tCCD(例如如图13所示，在预先列地址命令PCA_K6_C44和读取命令RD_K6_C44之间的时间间隔tCCD等于11个时钟周期(11clks)或11纳秒(ns))，以及在预先列地址命令PCA_K6_C44和读取命令RD_K6_C44之间的时间间隔tPCA2C的最小值tPCA2CMIN等于所述内部时钟的4个时钟周期(4clks)。另外，如图13所示，以预先列地址命令PCA_K0_C11为例，具有预先列地址命令PCA_K0_C11时，存储器M1可将所述读取访问时间改善约2纳秒(ns)(例如，由模式寄存器设定的CAS latency“CL”可从12改变至10)。当然，当预先列地址命令PCA_K0_C11对应一写入命令时，存储器M1也可将所述写入恢复时间改善约2纳秒(ns)(例如，由所述模式寄存器设定的“WR”也可从12改变至10)。另外，图13所示的符号Q表示数据。

另外，在本发明的另一实施例中，以命令处理器150产生预先列地址命令PCA_K6_C44为例，如图14所示，命令处理器150产生预先列地址命令PCA_K6_C44的时间可超过如图14所示的操作时序中的前一个读取命令(也就是读取命令RD_K5_C33)，但是不能超过对应预先列地址命令PCA_K6_C44的激活命令(未绘示于图14)，或如果可能的话也不能超过对应预先列地址命令PCA_K6_C44的预充电命令。另外，预先列地址命令PCA_K5_C33可超过如图14所示的操作时序中的前一个读取命令(也就是读取命令RD_K7_C22)，但是不能超过对应预先列地址命令PCA_K5_C33的激活命令，或如果可能的话也不能超过对应预先列地址命令PCA_K5_C33的预充电命令。

接下来请参照图15，图15是本发明的一实施例所公开的有限状态机1082控制命令处理器150的操作时序的示意图,其中将产生两个读取命令和一个随后的写入命令。如图15所示，以在产生对应的激活命令和对应的读取命令(或对应的写入命令)之间产生预先列地址命令，以及所述预先列地址命令不能超过前一个读取命令(或前一个写入命令)为例，因为命令处理器150可产生预先列地址命令PCA_K0_C11，PCA_K7_C22，PCA_K5_C33，所以当包含在有限状态机1082内的第二有限状态机控制器10824控制命令处理器150产生预充电命令PRECH_K5时，在命令处理器150发出预充电命令PRECH_K5之前，时间间隔tWR将被减少至一时间间隔tWR-2clks，其中如图15所示，时间间隔tWR-2clks存在于预充电命令PRECH_K5和对应写入命令WR_K5_C33的最后位开关的开启时间LBSTON。另外，如图15所示，在图15的实施例中，时间间隔tPCA2C的最大值tPCA2CMAX等于时间间隔tCCD(在两个读取命令之间)或时间间隔tRTW(在前一个读取命令和下一个写入命令之间)。当包含在有限状态机1082内的一第三有限状态机控制器10826控制命令处理器150产生预先列地址命令PCA_K0_C11时，在预先列地址命令PCA_K0_C11和激活命令ACT_K0_R11之间存在一时间间隔tRCD-4clks，其中时间间隔tPCA2C等于最小值tPCA2CMIN(也就是4clks)；当第三有限状态机控制器10826控制命令处理器150产生预先列地址命令PCA_K7_C22时，在预先列地址命令PCA_K7_C22和读取命令RD_K7_C22之间存在时间间隔tCCD；当第三有限状态机控制器10826控制命令处理器150产生预先列地址命令PCA_K5_C33时，在预先列地址命令PCA_K5_C33和写入命令WR_K5_C33之间存在时间间隔tRTW。另外，第一有限状态机控制器10822的操作原理可参照图7，所以在此不再赘述。另外，图15所示的操作时序仅是用以说明(非限制)本发明的一个实施例。

接下来如图16所示，以命令C0为例，当命令处理器150产生预先列地址命令PCA_K0_C11后，基于引脚A13(或其他没有在传统列地址使用的引脚)及/或预先列地址命令PCA_K0_C11,存储器M1内的一解码器1602(也就是一第三解码器且根据一时钟信号CLK(PCA)运作)可产生一预先列地址启用信号PRE_COL_ADD_EN至存储器M1内的列地址锁存器806，以及存储器M1内的地址锁存器804锁存地址XADD[0:N](例如区块0的地址、行11的地址以及列11的地址，其中地址锁存器804也是根据时钟信号CLK(PCA)运作)，所以列地址锁存器806可锁存列11的地址以及提早输出列11的地址至列冗余比较器808和列地址预先解码器810，导致列冗余比较器808和列地址预先解码器810在存储器M1接收读取命令RD_K0_C11之前(或在存储器M1接收读取命令RD_K0_C11期间)先行准备就绪，或在存储器M1的解码器802(也就是一第一解码器)解码读取命令RD_K0_C11之前(或在存储器M1的解码器802解码读取命令RD_K0_C11期间)先行准备就绪。

如图16所示，因为列冗余比较器808和列地址预先解码器810可在存储器M1接收读取命令RD_K0_C11之前(或在存储器M1的解码器802解码读取命令RD_K0_C11之前)先行准备就绪，所以图8所示的延迟链可以在图16中被移除，其中所述延迟链是给列地址锁存器806锁存列11的地址的时间，以及给列冗余比较器808和列地址预先解码器810准备就绪的时间。也就是说图16并不存在如图8所示的时间间隔T2。

请参照图17，图17是说明存储器M1基于预先列地址命令PCA_K0_C11的操作时序以及存储器基M1基于现有技术的操作时序的示意图。如图17(a)所示，在现有技术中，在存储器M1接收读取命令RD_K0_C11后，如果预先列地址命令PCA_K0_C11没有应用至存储器M1，则在存储器M1接收读取命令RD_K0_C11后，在存储器M1根据列地址数据CAD开启所述对应的位开关之前必须存在时间间隔T1-T3，其中时间间隔T1是给存储器M1接收读取命令RD_K0_C11和解码读取命令RD_K0_C11的时间，时间间隔T2是给存储器M1锁存列地址数据CAD，预先解码列地址数据CAD，以及执行列冗余比较器808的时间，以及时间间隔T3是给存储器M1根据列地址数据CAD解码所述对应的位开关以开启所述对应的位开关的时间。

然而，如图17(b)所示，在存储器M1接收读取命令RD_K0_C11后，如果预先列地址命令PCA_K0_C11应用至存储器M1，则因为存储器M1已解码预先列地址命令PCA_K0_C11以得到列地址数据CAD，已锁存列地址数据CAD，已预先解码列地址数据CAD，以及在存储器M1接收读取命令RD_K0_C11之前已执行列冗余比较器808，所以在存储器M1接收读取命令RD_K0_C11以及在存储器M1开启所述对应的位开关之间仅会有时间间隔T1、T3存在。也就是说当存储器M1接收读取命令RD_K0_C11时，存储器M1可以根据列11快速地开启所述对应的位开关。

另外，仲裁和映像单元104，排序引擎108，以及命令处理器150可以是具有上述仲裁和映像单元104，排序引擎108，以及命令处理器150的功能的现场可编程序逻辑门阵列(Field Programmable Gate Array,FPGA)，或是具有上述仲裁和映像单元104，排序引擎108，以及命令处理器150的功能的特殊应用集成电路(Application-specific integratedcircuit,ASIC)，或是具有上述仲裁和映像单元104，排序引擎108，以及命令处理器150的功能的软件模块，或是具有上述仲裁和映像单元104，排序引擎108，以及命令处理器150的模拟集成电路。

另外，因为本发明领域的技术人员可以将具有仲裁和映像单元104，排序引擎108和命令处理器150的上述功能的代码输入到现场可编程序逻辑门阵列(FPGA)，或利用具有仲裁和映像单元104，排序引擎108和命令处理器150的上述功能的知识产权核心(IP)实现具有仲裁电路104，排序引擎108和命令处理器110的上述功能的专用集成电路(ASIC)，以及现场可编程序逻辑门阵列(FPGA)和专用集成电路(ASIC)对于本发明领域的技术人员而言是现成的，所以仲裁和映像单元104，排序引擎108和命令处理器150的电路架构不须要被公开。

综上所述，因为所述未被占用时间存在于所述读取命令(或所述写入命令)和所述激活命令之间，所以本发明可利用所述命令处理器中的预先列地址命令产生电路在所述读取命令(或所述写入命令)和所述激活命令之间产生所述预先列地址命令至所述存储器。因此，相较于现有技术，所述存储器可利用所述预先列地址命令减少所述存储器接收所述读取命令(或所述写入命令)和开启所述对应的位开关之间的时间间隔。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。