具体实施方式

下文将参考附图详细地阐述本发明的各种实施例。以下详细描述参考借助于说明示出可以实践的本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以使用其它实施例并且可以做出结构、逻辑和电气改变。在下文，布局或布局图可经定义为示出不同于逻辑图的电路和/或电路块物理布置。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。

根据本公开的半导体装置10是低功率双倍数据速率5(LPDDR5)DRAM，并且如图1中所示，具有存储器单元阵列11、多个数据端子12，以及多个命令地址端子13。端子12和13沿着在半导体装置10的x方向上延伸的一侧布置。还存在其它端子，例如电源端子。数据端子12布置在两个单独方位中，且命令地址端子13布置在其间。存储器单元阵列11和数据端子12经由I/O控制电路14连接，且存储器单元阵列11和命令地址端子13经由存取控制电路15连接。当从命令地址端子13输入读取命令和与其对应的地址信号时，经由I/O控制电路14将从存储器单元阵列11读取的读取数据输出到数据端子12。当从命令地址端子13输入写入命令和与其对应的地址信号时，经由I/O控制电路14将输入到数据端子12的写入数据写入到存储器单元阵列11。

如图2所示，数据端子12包含分别输入和输出数据DQ0到DQ7的端子12₀到12₇、输入和输出数据掩码信号的端子12M、分别输入和输出互补选通信号DQST和DQSB的端子12S，以及分别输入互补时钟信号WCKt和WCKc的端子12C。I/O控制电路20分别分配给端子12₀到12₇和12M。I/O控制电路20经由读取/写入总线16连接到存储器单元阵列11。I/O控制电路20包含读取系统电路和写入系统电路，所述读取系统电路包含读取数据存储电路21、读取时钟同步电路(并-串转换电路)22、驱动电路23一输出缓冲器24，所述写入系统电路包含输入缓冲器25、定时调整电路26、写入时钟同步电路(串-并转换电路)27和写入数据输出电路28。I/O控制电路20分别根据数据端子12的对应数据端子的x坐标沿y方向布置，以使得读取数据和数据写入能够沿y方向流动。

时钟信号WCKt和WCKc输入到时钟信号产生电路30。时钟信号产生电路30基于时钟信号WCKt和WCKc产生读取时钟信号R0到R3和写入时钟信号W0到W3。如图3所示，读取时钟信号R0到R3是具有两倍时段的四相时钟信号，只要时钟信号WCKt和WCKc的相位彼此相差90度即可。读取时钟信号R0到R3分别经由读取时钟线RL0到RL3供应给读取时钟同步电路22。读取时钟同步电路22与读取时钟信号R0到R3同步地执行读取数据的并-串转换操作。写入时钟信号W0到W3彼此相位相差90度并且分别经由写入时钟线WL0到WL3供应给输入缓冲器25。输入缓冲器25与写入时钟信号W0到W3同步地执行写入数据的串-并转换操作。读取时钟线RL0到RL3和写入时钟线WL0到WL3全都沿x方向延伸。

图4是示出I/O控制电路20的配置的框图。读取数据存储电路21、读取时钟同步电路22、驱动电路23和输出缓冲器24构成读取系统电路并且按此次序连接于读取/写入总线16和数据端子12之间。输出静电放电(ESD)保护电路29A设置在输出缓冲器24附近。输入缓冲器25、定时调整电路26、写入时钟同步电路27和写入数据输出电路28构成写入系统电路并且按此次序连接于数据端子12和读取/写入总线16之间。输入ESD保护电路29B设置在输入缓冲器25附近。

读取数据存储电路21将从读取/写入总线16供应的并行读取数据存储于其中并且将读取数据供应到读取时钟同步电路22。读取时钟同步电路22基于读取时钟信号R0到R3将并行读取数据转换成串行数据，以产生互补的上拉数据DATAu和下拉数据DATAd。驱动电路23基于上拉数据DATAu和下拉数据DATAd驱动输出缓冲器24，借此从数据端子12输出串行写入数据DQ。通过驱动电路23调整输出缓冲器24的阻抗、驱动强度和回转速率。

图5是示出读取时钟同步电路22的相关部分的配置的电路图。如图5所示，读取时钟同步电路22具有四个三态缓冲电路110到113。激活三态缓冲电路110到113中的一个，剩余的三个三态缓冲电路具有基于读取时钟信号R0到R3处于高阻抗状态中的输出。三态缓冲电路110到113的输出节点共同连接到信号节点101。如图6所示，读取时钟信号R0到R3是彼此相位相差90度的四相时钟信号。三态缓冲电路110到113分别响应于读取时钟信号R0到R3的上升边沿而将读取数据D0到D3输出到信号节点101。因此，在信号节点101上呈现的串行读取数据D0到D3的频率分别是输入到三态缓冲电路110到113的并行读取数据D0到D3的频率的四倍高。

反相器电路102和103在信号节点101的后一级级联连接。反相器电路103的输出用作上拉数据DATAu且反相器电路102的输出用作下拉数据DATAd。上拉数据DATAu和下拉数据DATAd供应给驱动电路23。驱动电路23是驱动输出缓冲器24的电路。如图7中所示，输出缓冲器24包含串联连接的开关晶体管130、输出晶体管131和输出晶体管132。开关晶体管130是具有加厚栅极介电膜的N沟道MOS晶体管，且复位信号/SCr供应给其栅电极。复位信号/SCr在读取操作时间变成高电平。输出晶体管131和132是N沟道MOS晶体管并通过驱动电路23驱动其栅电极。

图8是对应于一个数据端子12的驱动电路23和输出缓冲器24的电路块。如图8中所示，上拉数据DATAu供应给上拉电路71和预加重电路73。在上拉操作的时间，也就是说，当将从数据端子12输出高电平读取数据DQ时，激活上拉电路71。上拉电路71具有属于高速路径的三个速度选择器41H到43H，以及属于低速路径的三个速度选择器41L到43L，如图9中所示。为了通过输入到驱动电路40的速度模式信号Hs来选择将使用高速路径还是低速路径。当选择了高速路径时，基于驱动器强度选择信号来选择速度选择器41H到43H中的一个或其中的两个或更多个。当选择了低速路径时，基于驱动器强度选择信号选择速度选择器41L到43L中的一个或其中的两个或更多个。速度选择器41H到43H的驱动器大小可不同于彼此。类似地，速度选择器41L到43L的驱动器大小可不同于彼此。速度选择器41H、42H、43H、41L、42L和43L分别具有上拉驱动电路411H到414H、421H到424H、431H到434H、411L到414L、421L到424L以及431L到434L。这些上拉驱动电路411H 414H、421H到424H、431H到434H、411L到414L、421L到424L和431L到434L是如下电路：所述电路同等选择性地驱动分别包含在具有相等阻抗的多个输出级电路中的调整MOS晶体管，以便基于阻抗选择信号ZQ将输出级电路中的每一个的阻抗校正到期望值。速度选择器41H/L到43H/L操控的输出级电路的数目不同于彼此。举例来说，电路41H/L操控三个输出级电路，电路42H/L操控两个输出级电路，且电路43H/L操控一个输出级电路。在此情况下，电路41H/L中的上拉驱动电路411H到414H或411L到414L各自驱动对应于三个输出级电路的调整MOS晶体管，电路42H/L中的上拉驱动电路421H到424H或421L到424L各自驱动对应于两个输出级电路的调整MOS晶体管，且电路43H/L中的上拉驱动电路431H到434H或431L到434L各自驱动对应于一个输出级电路的调整MOS晶体管。因此，可在所要驱动器强度下以准确阻抗来选择在上拉操作时间的输出阻抗。速度模式信号Hs和回转速率选择信号SR还共同供应给上拉驱动电路。

下拉数据DATAd供应给下拉电路72和预加重电路74。在下拉操作的时间，也就是说，当将从数据端子12输出低电平读取数据DQ时，激活下拉电路72。当执行非目标裸片上终止(ODT)操作时，激活包含在下拉电路72中的驱动电路59。如图10所示，下拉电路72具有属于高速路径的三个速度选择器51H到53H，以及属于低速路径的三个速度选择器51L到53L。图10还示出执行非目标ODT操作的驱动电路59。所述输入到驱动电路50的速度模式信号Hs选择将使用高速路径还是低速路径。当选择了高速路径时，基于驱动器强度选择信号选择速度选择器51H到53H中的一个或其中的两个或更多个。当选择了低速路径时，基于驱动器强度选择信号选择速度选择器51L到53L中的一个或其中的两个或更多个。速度选择器51H到53H的驱动器大小可不同于彼此。类似地，速度选择器51L到53L的驱动器大小可不同于彼此。速度选择器51H、52H、53H、51L、52L和53L分别具有下拉驱动电路511H到514H、521H到524H、531H到534H、511L到514L、521L到524L和531L到534L。这些下拉驱动电路511H到514H、521H到524H、531H到534H、511L到514L、521L到524L和531L到534L是如下电路：所述电路同等选择性地驱动分别包含在具有相等阻抗的多个输出级电路中的调整MOS晶体管，以便基于阻抗选择信号ZQ将输出级电路中的每一个的阻抗校正到期望值。速度选择器51H/L到53H/L操控的输出级电路的数目不同于彼此。举例来说，电路51H/L操控三个输出级电路，电路52H/L操控两个输出级电路，且电路53H/L操控一个输出级电路。在此情况下，电路51H/L中的下拉驱动电路511H到514H或511L到514L各自驱动对应于三个输出级电路的调整MOS晶体管，电路52H/L中的下拉驱动电路521H到524H或521L到524L各自驱动对应于两个输出级电路的调整MOS晶体管，且电路53H/L中的下拉驱动电路531H到534H或531L到534L各自驱动对应于一个输出级电路的调整MOS晶体管。因此，可在所要驱动器强度下以准确阻抗来选择在下拉操作时间的输出阻抗。速度模式信号Hs和回转速率选择信号SR还共同供应给下拉驱动电路。

下拉电路72包含执行非目标ODT操作的驱动电路59。驱动电路59是由速度选择器51H/L到53H/L和下拉驱动电路511H/L到514H/L、521H/L到524H/L和531H/L到534H/L的部分构成，并且当执行非目标ODT操作时被激活而不考虑速度模式信号Hs。通过专用于非目标ODT操作的驱动器强度选择信号DSnt选择将在非目标ODT操作的时间激活速度选择器51H/L到53H/L中的哪一个。在非目标ODT操作的时间的下拉驱动电路511H/L到514H/L、521H/L到524H/L和531H/L到534H/L的阻抗是由阻抗选择信号ZQ指定。

预加重电路73和74提供通过暂时降低仅在其中数据发生转变的时段期间的输出电阻，补偿在高频率操作时间发生的表皮电阻损耗或介电损耗的功能。因此，数据可也在高频率操作的时间以适当回转速率发生转变，且可在稳定状态以置位电阻驱动数据端子12。

当读取数据DQ转变到高电平时，激活预加重电路73以使读取数据DQ的上升边沿变陡峭。如图11中所示，预加重电路73具有单触发脉冲产生电路45、属于高速路径的速度选择器44H和46，以及属于低速路径的速度选择器44L。速度选择器44H控制三个上拉驱动电路441H到443H且速度选择器44L控制三个上拉驱动电路441L到443L。

当读取数据DQ转变到低电平时，激活预加重电路74以使读取数据DQ的下降边沿变陡峭。如图12中所示，预加重电路74具有单触发脉冲产生电路55、属于高速路径的速度选择器54H和56，以及属于低速路径的速度选择器54L。速度选择器54H控制三个上拉驱动电路541H到543H且速度选择器54L控制三个上拉驱动电路541L到543L。

图13是速度选择器的电路图。速度选择器中的每一个包含NAND门电路140和NOR门电路150。NAND门电路140基于上拉数据DATAu或下拉数据DATAd和控制信号ctrl¹和ctrl²产生数据信号DATAp。具有降低的阈值电压的高速晶体管用作构成NAND门电路140的晶体管141到145。NOR门电路150基于上拉数据DATAu或下拉数据DATAd和控制信号ctrl³到ctrl⁵产生数据信号DATAn。具有降低的阈值电压的高速晶体管还用作构成NOR门电路150的晶体管151到156。控制信号ctrl¹到ctrl⁵是速度模式信号、定时信号、非目标ODT启用信号，或通过这些信号的逻辑合成获得的信号。

图14是上拉驱动器或下拉驱动器的电路图。上拉驱动器或下拉驱动器是具有串联连接的晶体管161到166的三态缓冲器，且从晶体管163和晶体管164之间的连接点输出驱动信号DRV。数据信号DATAp供应给晶体管163的栅电极，且数据信号DATAn供应给晶体管164的栅电极。晶体管161和166是用于激活相关上拉驱动器或下拉驱动器的晶体管，且通过速度模式信号和定时信号的逻辑合成获得的控制信号ctrl⁶输入到其栅电极。晶体管161和166可为具有加厚栅极介电膜的高电压晶体管。当晶体管161和166关断时，解除激活相关上拉驱动器或下拉驱动器且其输出节点变成高阻抗状态。晶体管162是由并联连接的多个晶体管162₀到162₂构成，且晶体管165是由并联连接的多个晶体管165₀到165₂构成。构成回转速率代码信号SR的位SR0到SR2的反转信号(例如，/SR0到/SR2)分别供应给晶体管162₀到162₂的栅电极。构成回转速率代码信号SR的位SR0到SR2分别供应给晶体管165₀到165₂的栅电极。回转速率代码信号SR可包含阻抗代码信息。

通过此配置，基于上拉数据DATAu和下拉数据DATAd接通构成输出缓冲器24的晶体管131和132中的一个，且在读取操作的时间从数据端子12输出高电平或低电平的读取数据DQ。另一方面，在写入操作的时间，输入到数据端子12的写入数据DQ供应给输入缓冲器25。输入缓冲器25基于写入时钟信号W0到W3将串行写入数据DQ转换成并行四位写入数据DQ。通过定时调整电路26调整并行四位写入数据DQ的定时。此后，并行四位写入数据DQ另外通过写入时钟同步电路27转换成并行16位写入数据DQ并且经由写入数据输出电路28输出到读取/写入总线16。

图15是驱动电路23的布局图。如图15中所展示，速度选择器41H到44H和41L到44L和上拉驱动电路411H到414H、421H到424H、431H到434H、441H到444H、411L到414L、421L到424L、431L到434L和441L到444L共同布置成区400中的阵列，且速度选择器51H到54H和51L到54L和下拉驱动电路511H到514H、521H到524H、531H到534H、541H到544H、511L到514L、521L到524L、531L到534L和544L到544L共同布置成区500中的阵列。在构成上拉驱动电路的晶体管当中，图14中示出的晶体管161和166共同布置于区600中且不布置于区400中。类似地，在构成下拉驱动电路的晶体管当中，图14中示出的晶体管161和166共同布置于区700中且不布置于区500中。区600、400、500和700按此次序沿x方向布置。区600包含x方向布置的区601和602。构成上拉驱动电路的晶体管161和166中的一些晶体管共同布置于区601中且构成上拉驱动电路的晶体管161和166中的其它晶体管共同布置于区602中。类似地，区700包含沿x方向布置的区701和702。构成下拉驱动电路的晶体管161和166中的一些晶体管共同布置于区701中且构成下拉驱动电路的晶体管161和166中的其它晶体管共同布置于区702中。

图15中示出的符号411H/L到414H/L、421H/L到424H/L、431H/L到434H/L和441H/L到444H/L标示图9和11中示出的驱动电路位于其中的区。包含在高速路径中的驱动电路和包含在低速路径中的驱动电路沿x方向相邻布置。举例来说，驱动电路411L和驱动电路411H沿x方向相邻布置。这些驱动电路的输出用以控制共同输出晶体管(未示出)。包含在高速路径中的驱动电路421H相对于驱动电路411H位于驱动电路411L的相对侧。具有更大大小的驱动电路位于更靠近区600处。类似地，图15中示出的符号511H/L到514H/L、521H/L到524H/L、531H/L到534H/L和541H/L到544H/L标示图10和12中示出的驱动电路位于其中的区。包含在高速路径中的驱动电路和包含在低速路径中的驱动电路沿x方向相邻布置。举例来说，驱动电路511L和驱动电路511H沿x方向相邻布置。包含在高速路径中的驱动电路521H相对于驱动电路511H位于驱动电路511L的相对侧。具有更大大小的驱动电路位于更靠近区700处。布置于区400和600中的电路的布局和布置于区500和700中的电路的布局相对于沿y方向延伸的直线Ly是对称的。速度选择器41H/L到44H/L和速度选择器51H/L到54H/L相对于直线Ly也是对称地布置。

如图16中所展示，布置于区400中的驱动电路411H/L到414H/L、421H/L到424H/L、431H/L到434H/L和441H/L到444H/L经由沿x方向延伸的电源线800连接到布置于区600中的晶体管161和166。类似地，布置于区500中的驱动电路511H/L到514H/L、521H/L到524H/L、531H/L到534H/L和541H/L到544H/L经由沿x方向延伸的电源线800连接到布置于区700中的晶体管161和166。以此方式，根据本发明，充当电源开关的晶体管161和166共同布置于区600和700中，且其它晶体管共同布置于被区600和700夹在中间的区400和500中。如果充当开关的晶体管分散地布置于对应驱动电路中，那么驱动电路的大小沿x方向和y方向中的至少一个增加且数据信号线的路径对应地延长。对于如上文所描述共同布置的晶体管的布局，数据信号线的路径缩短，这有助于电路的高速操作。

图17是更详细地示出图15中示出的区520的布局的图式。如图17中所示，包含驱动电路521H和521L的块521、包含驱动电路522H和522L的块522、包含驱动电路523H和523L的块523和包含驱动电路524H和524L的块524布置于区520中。这些块521到524沿y方向布置。区520具有图14中示出的P沟道MOS晶体管162和163布置于其中的区520P，以及图14中示出的N沟道MOS晶体管164和165布置于其中的区520N。区520P被驱动电路521H到524H和驱动电路521L到524L共享。数据信号INH经由沿y方向沿着区520P和区520N之间的边界延伸的信号线801P和801N输入到驱动电路521H到524H，且数据信号INL经由沿y方向沿着区520P和区520N之间的边界延伸的信号线802P和802N输入到驱动电路521L到524L。因此，信号线801P和801N与将电源电势供应到位于区520P中的P沟道MOS晶体管162和163的电源线803交叉，并且与将电源电势供应到位于区520N中的驱动电路521H到524H的N沟道MOS晶体管164和165的电源线804交叉。同时，信号线802P和802N不与电源线803交叉而与电源线804交叉。

尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出具体公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，并仍然落入本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成本发明的变化模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的公开的实施例的限制。