阅读说明：本技术 三维（3d）存储器阵列中的集成字线触点结构 (Integrated word line contact structures in three-dimensional (3D) memory arrays ) 是由 N·K·查克拉瓦蒂 K·N·伊森 A·特里帕蒂 E·L·梅斯 J·S·卡治安 R·宾根内尔 于 2020-09-23 设计创作，主要内容包括：公开了一种包括集成字线(WL)触点结构的存储器阵列。存储器阵列包括多个WL,多个WL至少包括第一WL和第二WL。集成WL触点结构包括分别用于第一WL和第二WL的第一WL触点和第二WL触点。第二WL触点延伸穿过第一WL触点。例如,第二WL触点嵌套在第一WL触点内。中间隔离材料将第二WL触点与第一WL触点隔离。在示例中,第二WL触点延伸穿过第一WL中的孔以到达第二WL。隔离材料将第二WL触点与第一WL中的孔的侧壁隔离。(A memory array including an integrated Word Line (WL) contact structure is disclosed. The memory array includes a plurality of WLs including at least a first WL and a second WL. The integrated WL contact structure includes first and second WL contacts for the first and second WLs, respectively. The second WL contact extends through the first WL contact. For example, the second WL contact is nested within the first WL contact. The intermediate isolation material isolates the second WL contact from the first WL contact. In an example, the second WL contact extends through a hole in the first WL to reach the second WL. The isolation material isolates the second WL contact from sidewalls of the hole in the first WL.)

具体实施方式

本文公开了三维(3D)存储器阵列，其包括多个字线(WL)和对应的多个WL触点。在一些实施例中，WL被布置在多个WL组中，每个WL组包括对应的两个或更多个WL。每个WL组的WL触点被嵌套或以其他方式组合以形成对应的集成WL触点结构。在每个WL组包括两个WL(例如，上WL和下WL)的示例实施例中，集成WL触点结构包括嵌套在外部WL触点内的内部WL触点，其中，中间的隔离层(例如，包括电介质材料和/或电绝缘材料)将内部和外部WL触点电气地和物理地隔离。在一个这样的实施例中，外部WL触点被耦合到对应的WL组的上WL，而内部WL触点被耦合到对应的WL组的下WL。根据一些这样的实施例，内部WL触点延伸穿过外部WL触点，并且还延伸穿过上WL中的通孔(through-hole)以到达下WL。内部WL触点不与上WL中的通孔的侧壁物理或电气接触，这是因为中间的隔离层进一步将内部WL触点与上WL中的通孔的侧壁隔离。许多配置将被领会。

总体概述

如本文先前所论述的，关于高纵横比WL触点，仍然存在许多挑战。例如，蚀刻相对深的WL触点的深孔特别具有挑战性。更详细地，WL触点的关键尺寸(CD)是在触点的顶部横截面处测量的触点的宽度。增加WL触点的CD引起WL触点相对较低的纵横比，从而有助于蚀刻过程和/或允许添加更多的存储器级别。然而，最深的WL触点的最大CD受WL触点间距以及两个相邻WL触点之间的最小端到端(METE)距离的约束。为此，增加CD导致不期望的效果：对应地增加了WL的宽度，并因此增加了存储器阵列的占用尺寸。

因此，本公开提供了集成WL触点结构，其允许增加WL触点的CD，而不对应地增加WL宽度和/或存储器阵列的尺寸。例如，考虑以下示例情况：给定存储器阵列的WL以阶梯形式布置，其中，每个WL在距存储器阵列顶部特定距离处。在一些这样的实施例中，WL被分组到多个WL组中。每个WL组包括两个或更多个连续的或相邻的WL。特定WL组的WL共享对应的集成WL触点结构。

例如，假设包括第一WL和邻近的第二WL的WL组，其中，与第二WL相比，第一WL处于阶梯中较高的级别。因此，第一WL在本文中也被称为WL组的“上WL”，并且第二WL也被称为WL组的“下WL”，以反映它们关于阶梯的相对位置。存储器阵列还包括用于上WL的第一WL触点和用于下WL的第二WL触点。在一些实施例中，第一和第二WL触点被组合以形成集成WL触点结构。在一些实施例中，第二WL触点嵌套在第一WL触点内。由于第二WL触点嵌套在第一WL触点内，因此第一WL触点本文中也称为“外部WL触点”，并且第二WL触点在本文中也称为“内部WL触点”。在一些实施例中，内部WL触点延伸穿过外部WL触点，并且两个WL触点通过包括电介质和/或绝缘材料的中间隔离层或隔离结构而物理和电气隔离。在一些这样的实施例中，外部WL触点物理接触或耦合到上WL，而内部WL触点延伸穿过上WL中的通孔到达下WL，并且物理接触或耦合到下WL。内部WL触点与上WL中的通孔的侧壁不物理或电气接触，这是因为隔离层将内部WL触点与上WL中的通孔的侧壁隔离。

在一些实施例中，第一互连特征接触外部WL触点的顶部，以将外部WL触点与第一布线结构耦合。类似地，第二互连特征接触内部WL触点的顶部，以将内部WL触点与第二布线结构耦合。

尽管以上示例讨论了具有两个WL触点的集成WL触点结构，但是集成WL触点结构也可以包括多于两个的WL触点。在集成WL触点结构中有三个WL触点的示例中，WL触点在本文中对于上WL、中间WL和下WL分别可以称为外部WL触点、中间WL触点和内部WL触点。中间WL触点嵌套在外部WL触点内，并且通过第一隔离层与外部WL触点隔离。类似地，内部WL触点嵌套在中间WL触点内，并通过第二隔离层与中间WL触点隔离。此外，内部WL触点延伸穿过上WL和中间WL中的孔，并且通过第一隔离层和第二隔离层与孔的侧壁隔离。而且，中间触点延伸通过上WL中的孔，并且通过第一隔离层与孔的侧壁隔离。

由于在WL组的WL之间共享集成WL触点结构，因此该组的WL不需要相对于彼此交错地布置。在示例中，尽管在另一个示例中可以将上WL和下WL的端部交错，但是上WL的端部现在可以与下WL的对应端实质上对齐。因此，注意，根据一些实施例，不需要典型的阶梯架构，但其他实施例可以包括典型的阶梯架构。

因为内部WL触点嵌套在外部WL触点内，所以与将WL触点分开时以及和独立的WL触点相比，外部WL触点具有较大的宽度和较高的CD。因此，集成WL触点结构允许外部WL触点的更高的CD。外部WL触点的CD的增加不会以增加WL宽度或存储器阵列尺寸的任何增加为代价。而是，外部WL触点的CD的增加至少部分地由于内部WL触点延伸穿过外部WL触点。

CD的增加引起外部WL触点的纵横比对应减小，这有助于WL触点形成过程。举例来说，如本文中进一步详细讨论的，通过蚀刻存储器阵列电介质内的孔来形成外部WL触点。由于外部WL触点具有较大的CD和较低的纵横比，因此在形成外部WL触点时，对孔的蚀刻相对容易。由于每两个WL仅形成一个集成的WL触点，因此在示例中，当形成外部WL触点时，针对刻蚀操作可以利用多达1.5倍(1.5x)的阶梯宽度。更深的WL触点的更大的CD引起对最深的触点的更快的蚀刻，这引起了更快的工艺时间和更高余量(margin)以供WL触点蚀刻操作制造存储器阵列，而不对应增加存储器阵列的尺寸。

如本文中所论述的，指代方向的术语(例如，向上、向下、垂直、水平、左、右、前、后等)是用于方便以描述以特定朝向描绘的集成电路的示例实施例。本公开的实施例不旨在被这些方向引用所限制。

如本文所使用的“在组成上不同”或“在组成上有区别”的材料是指具有不同化学组成的两种材料。这种组成差异可以例如是由于元素在一种材料中而不在另一种材料中(例如，SiGe在组成上不同于硅)，或者是由于一种材料具有与第二种材料全部相同的元素，但是故意在一种材料中相对于另一种材料以不同的浓度提供那些元素中的至少一种(例如，具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe)。除了这种化学组成的多样性之外，材料还可以具有不同的掺杂剂(例如，镓和镁)或相同的掺杂剂，但是浓度不同。在其他实施例中，在组成上不同的材料还可以指具有不同晶体学朝向的两种材料。例如，(110)硅在组成上与(100)硅有区别或不同。例如，在毯式晶圆层转移的情况下，可以实现创建不同朝向的堆栈。

注意，如本文所使用的，表达“X包括A或B中的至少一个”是指可以包括例如仅A、仅B或A和B两者的X。因此，除非明确声明，否则包括A或B中至少一个的X不应理解为需要A和B中的每一个的X。例如，表达“X包括A和B”是指明确包括A和B的X。此外，对于大于2的任何数量的项目也是如此，其中，那些项目中的“至少一个”被包括在X中。例如，如本文所使用的，表达“X包括A、B或C中的至少一个”是指可以包括仅A、仅B、仅C、仅A和B(而不是C)、仅A和C(而不是B)、仅B和C(而不是A)、或A、B和C中的每一个的X。即使A、B或C中的任何一个碰巧包括多种类型或变体，也是如此。为此，除非明确声明，否则包括A、B或C中至少一个的X不应理解为需要A、B和C中的每一个的X。例如，表达“X包括A、B和C”是指明确包括A、B和C中的每一个的X。同样，表达“被包括在A或B中的至少一个中的X”是指可以被包括在例如仅A中、仅B中、或A和B二者中的X。如将意识到的，关于“X包括A或B中的至少一个”的上述讨论在此同样适用。

在本文中用共同的参考标签指代、后跟特定的数字或字母的元素可以单独由参考标签统称。例如，图1的WL 108a、……、108f可以被共同地且概括地称为复数形式的WL 108、以及单数形式的WL 108。

架构与方法论

图1示出了根据本公开的一些实施例的包括多个字线(WL)104a、……、104f和对应的多个WL触点108a、……、108f的存储器阵列(也称为“阵列”)100的截面图，其中，WL触点(例如，WL触点108b)延伸穿过对应的WL触点(例如，WL触点108a)并与之隔离。

在示例中，阵列100包括任何适当的3D存储器阵列，例如浮栅闪存阵列、电荷陷阱(例如，替换栅)闪存阵列、相变存储器阵列、电阻存储器阵列、卵子存储器阵列、铁电晶体管随机存取存储器(FeTRAM)阵列、纳米线存储器阵列、3D NAND存储器、3D NOR存储器或任何其他3D存储器阵列。在一个示例中，存储器阵列100是堆叠的3D NAND闪存阵列，其以NAND(非与)方式布线的垂直堆叠来堆叠多个浮栅或电荷捕获闪存单元。在另一示例中，3D存储器阵列100包括3D NOR(非或)存储单元。尽管针对阵列100仅示出了六个WL 104a、……、104f，但是阵列100可以具有任何适当数量的WL。

在一些实施例中，阵列100包括一个或多个支柱，例如支柱120a、120b、120c。尽管仅示出了三个支柱120，但是阵列100可以具有任何其他适当数量的支柱，例如一个、两个、四个或更高。在对应的WL和对应的支柱的对应接合处或附近形成个体的电荷存储器件(例如，未示出的存储器单元)。因此，在由个体的支柱和个体的WL的接合限定的多个位置中，在阵列100中形成多个存储器单元。支柱120a、120b、120c在本文中也被称为存储器支柱。

在一个示例中，WL 108耦合多个存储器单元。例如，形成在WL 108a与各个支柱120a、120b、120c的接合处或附近的多个存储器单元通过WL108a耦合。由相同的WL耦合的电荷存储设备可以在逻辑上分组到存储器页面中。在一些实施例中，WL 108包括导电材料，例如钨、多晶硅、适当的金属和/或任何适当的导电材料。

在图1中以高级别示出了阵列100，而未示出阵列100内的各种组件。例如，尽管未示出，但是阵列100包括或耦合至包括逻辑组件的一个或多个逻辑电路，逻辑组件例如地址解码器、状态机、缓冲器、字线驱动器、位线驱动器、感测放大器、分压器、电荷泵、数字逻辑块、逻辑门、开关、反相器、加法器、乘法器和/或存储器阵列逻辑电路的任何其他适当的组件。类似地，尽管未示出，但是阵列100包括各种导电访问线以使得能够访问存储器单元，例如位线、选择栅源极(SGS)和选择栅漏极(SGD)、电流公共源极(SRC，也称为源极板)和/或任何其他适当的存储器访问线。

在一些实施例中，WL 104被分组在多个组中。例如，WL 104a、104b被分组在第一组128a中，WL 104c、104d被分组在第二组128b中，并且WL 104e、104f被分组在第三组128c中。尽管在图1中，每个WL组包括两个WL，但是本公开的教导不旨在被限制于此，并且WL组可以包括多于两个的WL，例如三个WL(例如，如关于图4A所讨论的)，或更多数量的WL(例如，如关于图4B所讨论的)。因此，每个WL组包括两个或更多个WL。

每个WL组中的WL共享对应的集成WL触点结构的WL触点。例如，WL组128a的WL触点被组合以形成集成WL触点结构124a，WL组128b的WL触点被组合以形成集成WL触点结构124b，并且WL组128c的WL触点被组合以形成集成WL触点结构124c。

集成WL触点结构124a具有WL触点108b，该WL触点108b嵌套在另一个WL触点108a内，并由中间的隔离层或隔离结构112a(在本文中也称为隔离材料112)隔离。在示例中，隔离层112包括电介质材料和/或电绝缘材料。例如，集成WL触点结构124a具有延伸穿过WL触点108a并且还延伸穿过WL 104a的WL触点108b。例如，WL触点108b耦合(例如，连接)到WL104b，并且WL触点108a耦合(例如，连接)到WL 104a。例如，WL触点108b物理地附接到WL104b，并且WL触点108a物理地附接到WL 104a。在一些实施例中，WL触点108b接触WL 104b，并且电气耦合到WL 104b。因此，WL触点108b用作WL 104b的触点，并且外部逻辑电路通过WL触点108b与WL 104b通信。类似地，WL触点108a接触WL 104a，并且电气耦合至WL 104a。因此，WL触点108a用作WL 104a的触点，并且外部逻辑电路通过WL触点108a与WL 104a通信。

WL触点108b延伸穿过WL 104a，并且WL触点108b通过隔离层112与WL 104a隔离，隔离层112在本文中也称为隔离材料112a。例如，WL 104a具有开口或通孔，并且WL触点108b延伸穿过WL 104a的通孔。WL触点108b不触到WL 104a的通孔的侧壁。例如，WL触点108b通过隔离材料112a与WL 104a的通孔的侧壁隔离。因此，隔离材料112a也延伸穿过WL104a的通孔，并且与WL 104a的通孔的侧壁接触。隔离材料112a还将WL触点108b与WL触点108a分开和隔离。因此，隔离材料112a将WL触点108b与WL 104a和WL触点108a物理和电气隔离。

因此，例如，WL触点108b嵌套在另一个WL触点108a内。内部WL触点108b位于外部WL触点108a的内部，并且两个WL触点通过隔离材料112a彼此电气和物理隔离。外部WL触点108a与上WL 104a电气和物理接触，而内部WL触点108b与下WL 104b电气和物理接触。内部WL触点108b延伸穿过上WL 104a中的孔。内部WL触点108b通过隔离材料112a与上WL 104a和外部WL触点108a物理和电气隔离。如图所示，内部WL触点108b的长度大于外部WL触点108a的长度。

尽管在图1中将集成WL触点结构124a、124b、124c之间的空间示出为空，但在示例中，集成WL触点结构124a、124b、124c之间的空间的至少一部分被适当的电介质和/或绝缘材料135(例如，适当的氧化物)占据，其将各种集成WL触点结构124a、124b、124c电气和物理地分开。

图2A至图2C均示出了根据本公开的一些实施例的集成WL触点结构124a的横截面的示例俯视图。在图2A至图2C中的每个图可以看出，每个WL结构104a包括延伸穿过外部WL触点108a的内部WL触点108b，其中，外部WL触点108a通过隔离材料112a与内部WL触点108a分开。然而，所示的示例实施例之间存在一些差异。在图2A的示例中，WL触点的横截面108a和108b实质上是圆形的。因此，在该示例中，WL触点108a和108b可以被成像(例如，通过截面扫描电子显微镜或其他成像装备)为被隔离材料112a隔离的同心锥形圆柱体。在一些实施例中，圆柱体是锥形的，使得圆柱体的顶部的宽度与底部的宽度相比较高，例如参见图1。在图2B的示例中，WL触点的横截面108a和108b实质上是椭圆形的。在图2C的示例中，WL触点的横截面108a和108b实质上是矩形的。如根据本公开将意识到的，WL触点的横截面108a、108b形状可以例如基于所使用的形成技术而变化。

再次参考图1，隔离层112a向下延伸至WL 104b，隔离层112b向下延伸至WL 104d，等等。然而，在一些示例实施例中，隔离层112a可以仅向下延伸至WL 104a的底部，隔离层112b可以仅向下延伸至WL 104c的底部，等等，如图2D所示。图2D示出了根据本公开的一些实施例的集成WL触点结构124'，其中，集成WL触点结构124'(例如，集成WL触点结构124a')的两个WL触点之间的中间隔离层112'(例如，WL触点108a、108b之间的隔离层112a')向下延伸到对应的WL组(例如，WL组128a)的上WL(例如，WL 104a)的底部。因此，隔离层112a'延伸穿过WL 104a并终止于WL 104a的底部。注意，隔离层112a'仍然能够将内部WL触点108b与(i)上WL 104a中的孔的侧壁和(ii)外部WL触点108a物理和电气隔离。

图2E示出了根据本公开的一些实施例的存储器阵列(例如，图1的存储器阵列100)的集成WL触点结构124的透视图。例如，图2E示出了WL 104a、104b以及包括WL触点108a、108b和中间隔离层112a的集成WL触点结构124。如关于图2A-2B所讨论的，WL触点108a、108b和隔离层112a在图2E中被示为同心圆柱体，其具有略微圆形或椭圆形的横截面。在图2E中，隔离层112a延伸直到WL 104a的底部，如关于图1所讨论的，由此将WL触点108b与WL触点108a以及WL 104a两者电气和物理隔离。

在图2E中还标记了包括绝缘材料的层215，其位于任何两个相邻的WL之间。例如，层215存在于WL 104a与104b之间、WL 104b与104c之间等等，但在图1中未标记层215。层215是包括适当绝缘材料的绝缘层，例如氧化物材料(例如，氧化硅、碳掺杂的氧化物或另一适当的氧化物材料)、氧氮化物材料(例如，氧氮化硅)和/或氮化物材料(例如，氮化硅)，并且也被称为层式氧化层。

在图2E中还示出了分别用于WL触点108a、108b的接触端子272a、272b。例如，接触端子272a、272b是将WL触点108a、108b分别耦合到外部电路的过孔(via)。在这种情况下，注意到，布线层276a、276b分别耦合到接触端子272a、272b。接触端子272a、272b和/或布线层276a、276b包括导电材料，例如适当的金属。布线层276a、276b在WL 104a、104b与外部组件(例如，用于从存储器阵列100读取和/或写入存储器阵列100的逻辑电路)之间传递信号。

图3A、3B示出了根据本公开的一些实施例的WL组中的WL的示例对齐。出于说明清楚的目的，在图3A-3B中的每个图中，仅示出了包括WL 104a、104b的WL组128a和包括WL104c、104d的WL组128b，而没有示出第三WL组128c。

在示例中，每个WL 104具有第一端和相对的第二端，其中，支柱延伸穿过WL的靠近第一端的第一部分，并且对应的WL触点与WL的靠近第二端的第二部分接触。在图3A、3B中，WL 104a、104b、104c、104d的第一端分别被标记为302a1、302b1、302c1和302d1。类似地，WL104a、104b、104c、104d的第二端分别被标记为302a2、302b2、302c2和302d2。

在图3A的示例中，对于包括WL 104a、104b的WL组128a，第二端302a2和302b2实质上对齐。类似地，对于包括WL 104c、104d的WL组128b，第二端302c2和302d2实质上对齐。作为对比，在不具有集成WL触点结构的3D存储器阵列中(例如，如本文稍后在图6A中所示)，所有字线交错或被布置成类阶梯的图案，使得任何两个WL在第二端都没有实质上对齐。然而，因为在图3A的存储器阵列中针对WL组的多个WL使用单个集成WL触点结构，所以现在可以使WL组的多个WL的第二端实质上对齐。

在图3B的示例中，对于包括WL 104a、104b的WL组128a，第二端302a2和302b2未对齐的长度为D1。类似地，对于包括WL 104c、104d的WL组128b，第二端302c2和302d2未对齐的长度为D1'(其可以等于D1)。另外，WL 104b、104c相应的第二端302b2、302c2未对齐的距离为D2。在一些实施例中，D2相对低高于D1和D1'，例如，高出5倍、10倍、20倍或更高。未对齐D1(或D1')可能是有意的，或者可以是伴随WL形成过程的工艺或设备限制的无意结果。

注意，图3B中的距离D1和D1'在图3A中实质上为零，其中，实质上为零表示距离D1小于阈值，例如1nm、2nm、5nm、10nm等。

在不具有集成WL触点结构的3D存储器阵列中(例如，如本文稍后在图6A中所示)，所有字线交错或被布置成类阶梯的图案，其中，两个相邻的字线之间实质上相似地未对齐。作为对比，由于图3B的集成WL触点结构124，图3B中的两个相邻WL之间的未对齐取决于两个WL是属于相同WL组还是属于两个不同WL组。

在图1-3B中，集成WL触点结构124包括用于对应的两个WL的WL触点。然而，本公开的教导不旨在限于包括仅用于两个WL的WL触点的集成WL触点结构。例如，图4A示出了根据本公开的一些实施例的存储器阵列400，其中，集成WL触点结构424包括用于多于两个的WL的WL触点。例如，在图4A的示例中，集成WL触点结构424包括用于三个WL404a、404b、404c的WL触点，并且集成WL触点结构425包括用于三个WL 404d、404e、404f的WL触点。例如，图4A示出了包括三个WL 404a、404b、404c的WL组428和包括三个WL 404d、404e、404f的WL组429，但每个WL组可以包括多于三个的WL。阵列400可能包括几个这样的WL组，单奶出于说明清楚的目的仅示出了两个WL组428、429。在图4A中还示出了支柱420a、420b、420c。

在一些实施例中，集成WL触点结构424具有分别用于WL 404a、404b和404c的WL触点408a、408b和408c。例如，WL触点408c延伸穿过WL触点408b，并且WL触点408b延伸穿过WL触点408a。此外，WL触点408b、408c延伸穿过WL 404a，并且WL触点408c延伸穿过WL 404b。如图4A所示，隔离材料412a将WL触点408b与WL触点408a以及WL 404a电气和物理隔离。类似地，隔离材料412b将WL触点408c与WL触点408b以及WL 404b电气和物理隔离。因此，WL触点408c被嵌套在WL触点408b内，并且WL触点408b被嵌套在WL触点408a内。集成WL触点结构425具有相似的结构，但出于说明清楚的目的，在图4A中未标记集成WL触点结构425的个体组件。

图4B示出了根据本公开的一些实施例的存储器阵列401，其中，集成WL触点结构464包括用于多于两个的WL的WL触点。例如，在图4B的示例中，集成WL触点结构464包括用于六个WL 404a、404b、404c、404d、404e和404f的WL触点，并且集成WL触点结构465包括用于六个WL 404g、404h、404i、404j、404k和404l的WL触点。例如，图4B示出了包括六个WL404a、……、404f的WL组478和包括六个WL 404g、……、404l的WL组479，但每个WL组可包括多于(或少于)六个WL，例如七个、八个或更多数量的WL。阵列401可以包括几个这样的WL组，但出于说明清楚的目的仅示出了两个WL组478、479。在图4A中还示出了支柱420a、420b、420c。

在一些实施例中，集成WL触点结构464分别具有用于WL 404a、……、404f的WL触点408a、408b、408c、408d、408e、408f。例如，WL触点408c延伸穿过WL触点408b，WL触点408b延伸穿过WL触点408a，等等。还示出了隔离材料412a、……、412e，它们中的每一个介于两个对应的WL触点之间。基于本文讨论的各种其他集成WL触点结构的讨论，集成WL触点结构464对于本领域技术人员将是显而易见的，因此，将不更详细地讨论集成WL触点结构464。集成WL触点结构465具有相似的结构，但出于说明清楚的目的，在图4B中未标记集成WL触点结构465的个体组件。

如图4A至图4B所示(并且也关于图3A讨论的)，WL组的WL不需要形成为“阶梯”。例如，在图4B中，WL 404a、……、404f的端部可以实质上对齐，或者由于伴随着WL的形成的技术中的工艺和/或设备限制的结果而可能稍微未对齐，如关于图3A-3B所讨论的。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K和图5L共同示出了根据本公开的一些实施例的图1的存储器阵列100的用于形成集成WL触点结构的方法。这些图示出了阵列100的截面图，并且形成了阵列100。参考图5A，示出了WL 104a、……、104f。还示出了隔离材料502和蚀刻停止材料504。在隔离材料502内限定空隙501a、501b、501c，并且将在这种空隙中形成个体的集成WL触点结构，如将在本文中更详细地讨论的。图5A中可以使用通常在存储器阵列中使用的任何适当的隔离材料。尽管未示出，但是空隙501a、501b、501c是通过在WL上沉积隔离材料502并选择性地蚀刻隔离材料502而形成的。

在图5B中，将包括导电材料的层508保形地沉积在空隙501a、501b、501c内以及蚀刻停止层504上方。例如，层508的导电材料包括金属和/或任何其他适当的导电材料。在一些实施例中，使用化学气相沉积(CVD)、等离子体增强的化学气相沉积(PE-CVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PE-ALD)、物理气相沉积(PVD)和/或任何适当的沉积技术来执行沉积。

现在参考图5C，层508的部分被蚀刻，使得从层508形成在空隙501a的侧壁上的WL触点108a。类似地，WL触点108c形成在空隙501b的侧壁上，并且WL触点108e形成在空隙501c的侧壁上。因此，蚀刻了层508的这样的部分：其在蚀刻停止层504上方且在空隙501a、501b、501c的底部上。在一些实施例中，各向异性地蚀刻层508的部分(例如，干定向蚀刻)。

现在参考图5D，去除了WL 104a、104c、104e的分别通过空隙501a、501b、501c暴露的部分。在一些实施例中，各向异性地蚀刻(例如，干定向蚀刻)WL 104a、104c、104e的部分。在一些实施例中，蚀刻是选择性的，使得去除暴露的WL，而不去除WL触点108a、108b、108c。

现在参考图5E，包括隔离材料(例如，电介质材料和/或电绝缘材料)的层512保形地沉积在空隙501a、501b、501c内以及蚀刻停止层504上方。层512的材料例如包括在存储器阵列中使用的任何适当的隔离材料。在一些实施例中，使用CVD、PE-CVD、ALD、PE-ALD、PVD和/或任何适当的沉积技术来执行沉积。

现在参考图5F，层512的部分被蚀刻以分别在空隙501a、501b、501c内形成隔离层112a、112b、112c。因此，蚀刻了层512的这样的部分：其在蚀刻停止层504上方且在空隙501a、501b、501c的底部上。在一些实施例中，各向异性地蚀刻(例如，干定向蚀刻)层512的部分。

图5F还示出了WL 104a的一部分(使用虚线示出的部分)的俯视图。例如，隔离材料112a嵌套在WL触点108a内。而且，在俯视图中，通过隔离材料112a内的空隙501a可看到下WL104b。在图5F的示例中，WL触点108a和隔离材料112a的俯视图是椭圆形的——然而，如关于图2A-2c所讨论的，任何其他适当的形状也是可能的。

现在参考图5G，包括诸如金属之类的导电材料的层514被沉积在空隙501a、501b、501c内以及蚀刻停止层504的顶部上。在一些实施例中，使用CVD、PE-CVD、ALD、PE-ALD、PVD和/或任何适当的沉积技术来执行沉积。

现在参考图5H，选择性地去除层514，从而从层514形成WL触点108b、108d和108f。例如，去除层514的顶部可以使用适当的蚀刻操作、抛光操作(例如，化学机械抛光(CMP))和/或适当的去除操作来执行。

如本文之前所讨论的，例如，WL触点108b嵌套在另一个WL触点108a内。内部WL触点108b位于外部WL触点108a的内部，并且两个WL触点108a、108b通过隔离材料112a彼此电气和物理隔离。在一些实施例中，内部WL触点108b与外部WL触点108a自对齐。例如，在形成图5C、5D中的外部WL触点108a之后，在图5E、5F中保形地沉积隔离材料112a。随后，在图5G中沉积层514，以形成WL触点108b。由于隔离材料112a的保形沉积，WL触点108b与WL触点108a自对齐。内部WL触点108b嵌入在外部WL触点108a内。

现在参考图5I，包括绝缘材料的层520被沉积在阵列100的顶部上，使得层520覆盖隔离层112和WL触点108的暴露的顶部。在一些实施例中，使用CVD、PE-CVD、ALD、PE-ALD、PVD和/或任何适当的沉积技术来执行沉积。现在参考图5J，对层520进行图案化以暴露WL触点108a、……、108f的顶部的部分。层520的其余部分仍然掩盖隔离层112a、112b、112c以及蚀刻停止层504。

现在参考图5K，将包括诸如金属之类的导电材料的层530沉积在阵列100的顶部上，使得层530覆盖图案化的层520和WL触点108的暴露的顶部。在一些实施例中，使用CVD、PE-CVD、ALD、PE-ALD、PVD和/或任何适当的沉积技术来执行沉积。现在参考图5L，例如通过抛光操作(例如，CMP操作)去除层530的顶部。层530的其余部分分别形成用于WL触点108a、……、108f的端子272a、……、272f(关于图2E讨论了端子)。

图5L的所得到的阵列100与图1所示的阵列相似。可以注意到，在图1和图5L中显示的两个阵列之间存在一些视觉差异。例如，在图1中，集成WL触点结构124被示出为有点具有锥形形状。这样的锥形可以存在于图5A中的隔离材料502的侧壁中。这种锥形可以是有意的，或者可以是伴随使用图5A中的隔离材料502内的蚀刻形成空隙501a、501b、501c的技术中的工艺和/或设备限制的结果。因为WL触点108和隔离材料112被保形地沉积，所以空隙501a、501b、501c的锥形形状也传播到WL触点108和隔离材料112，如图1所示。然而，出于说明清楚的目的，在图5A-5L中示出了各个层的锥形。

此外，出于说明清楚的目的，分开了集成WL触点结构124的隔离层502(如图5A-5L所示)在图1中未被示出。另外，尽管图5L示出了端子272a、……、272f，但是出于简洁的目的在图1中未示出这些端子。同样，出于简洁的目的，在图1中未示出图5L中示出的层504、520。

图6A示出了包括WL 604a、……、604f以及相应的WL触点608a、……、608f的存储器阵列600，其中，图6A的WL触点中的任何一个都不嵌套在另一个WL触点内；并且图6B示出了根据本公开的一个或多个实施例的图1的存储器阵列100，其包括WL 104a、……、104f以及相应的WL触点108a、……、108f，其中，图6B的WL触点嵌套在另一个对应的WL触点内。图6A的阵列600类似于常规的存储器阵列。

在图6A中，示出了WL触点608的间距P1、两个WL触点之间的METE(最小端到端距离)以及关键尺寸CD，该关键尺寸CD是WL触点在其顶端的宽度。WL触点的纵横比是(i)WL触点的深度与(ii)WL触点的CD的比率。

在3D存储器阵列中，WL触点蚀刻依赖于纵横比依赖蚀刻(ARDE)的概念，以使WL触点同时落在不同深度的WL上。例如，各种WL触点的深度是不同的，其中，WL触点608f的深度高于WL触点608a的深度。

在示例中，增加较深触点的CD可以是有益的。具体地，增加最深触点(即，在图6A的示例中的触点608f)的CD可以是有益的。例如，增加触点608f的CD提供更好的余量，以平衡浅触点的穿透和较深触点的蚀刻不足。换句话说，增加最深触点的CD得到最深触点的较低的纵横比，从而使在深端蚀刻WL触点相对容易。然而，在图6A中，最深的WL触点的CD受以下限制：(i)WL触点间距P1(例如，其缩放受台阶宽度和管芯尺寸限制)和/或(ii)最小端到端规格，由细分需求限定的。因此，这些约束限定了最深触点608f的CD的上限，并且CD不能被增加到超过阈值。换句话说，最深触点的最大CD的增加影响(例如，增加)台阶宽度和/或管芯尺寸，这可能是不被期望的。

作为对比，图6B的阵列100的集成WL触点结构允许增加WL触点CD，而不影响管芯尺寸，并且因此扩大了蚀刻余量。例如，在给定的集成WL触点结构(例如，集成WL触点结构124c)中，外部WL触点(例如，WL触点108e)通过蚀刻操作形成。例如，必须蚀刻隔离材料502以形成图5A中的空隙501c。内部WL触点(例如，WL触点108f)被简单地嵌入在外部WL触点内，并且因此内部WL触点不是通过蚀刻操作形成的。由于每两个WL仅形成一个WL触点结构，因此在示例中，当形成外部WL触点时，现在可以针对蚀刻操作利用高达1.5倍(1.5x)的阶梯宽度。换句话说，将内部WL触点嵌入外部WL触点内允许增加外部WL触点的CD，而不对应地增加WL的宽度和/或不对应地增加存储器阵列的尺寸。因此，将内部WL触点嵌入外部WL触点中允许增加外部和内部WL触点的CD。例如，图6B示出了集成WL触点结构124c的俯视图，其中，示出了WL触点108e、108f的CD。对于阵列100和600的相同尺寸，可以使图6B的WL触点108e、108f的CD实质上大于图6A的WL触点608f的CD。仅作为示例，给出存储器阵列100和600的相同的尺寸，WL触点608f的CD可以是大约250纳米(nm)，而WL触点608e的CD可以是大约600nm。因此，即使对于更深的WL触点，图6B的阵列100的集成WL触点结构也允许增加WL触点CD。这允许在调制ARDE时的更高的余量。此外，更深的WL触点的较大的CD引起最深触点的更快的蚀刻，这引起更快的处理时间和更高余量以供WL蚀刻操作制造存储器阵列，而不对应地增加存储器阵列尺寸。

图7示出了根据本公开的一个或多个实施例的用本文公开的存储器结构实现的示例计算系统。可以看出，计算系统2000容纳了母板2002。母板2002可以包括多个组件，包括但不限于处理器2004和至少一个通信芯片2006，这些组件中的每个组件可以物理地和电气地耦合到母板2002，或以其他方式集成在母板2002中。应当意识到，母板2002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统2000的仅有的板，等等。

取决于其应用，计算系统2000可以包括一个或多个其他组件，这些组件可以或可以不物理地和电气地耦合到母板2002。这些其他组件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM，诸如3D NAND闪存之类的闪存)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)等)。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意到，通信芯片2006可以是处理器2004的一部分或以其他方式集成到处理器2004中)。

被包括在计算系统2000中的任何存储器(例如，任何3D存储器(例如，本发明中讨论的3D闪存、3D NAND闪存、3D NOR存储器或任何其他适当的3D存储器))可以包括一个或多个存储器阵列，这些存储器阵列包括如本文所讨论的集成WL触点结构。

通信芯片2006使得能够进行无线通信以用于往返于计算系统2000的数据传输。术语“无线”及其派生词可用于描述电路、设备、系统、方法、技术、通信通道等，其可以通过非固体介质通过使用调制的电磁辐射来传送数据。该术语并不意味着相关联的设备不包含任何电线，但在一些实施例中它们可能没有。通信芯片2006可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被称为3G、4G、5G及更高版本的任何其他无线协议。计算系统2000可以包括多个通信芯片2006。例如，第一通信芯片2006可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片2006可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算系统2000的处理器2004包括封装在处理器2004内的集成电路管芯。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。

通信芯片2006还可以包括封装在通信芯片2006内的集成电路管芯。如将根据本公开所理解的，注意到，多标准无线能力可以直接集成到处理器2004中(例如，其中，任何芯片2006的功能被集成到处理器2004中，而不是具有单独的通信芯片)。进一步注意，处理器2004可以是具有这种无线能力的芯片组。简言之，可以使用任何数量的处理器2004和/或通信芯片2006。同样，任何一个芯片或芯片组都可以在其中集成多种功能。

在各种实施方式中，计算系统2000可以是膝上型计算机、上网本、笔记本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字录像机或处理数据或采用一个或多个集成电路结构或设备的任何其他电子设备，如本文中各种描述的。

进一步的示例实施例

根据本公开和以下实施例，许多变体和配置将是显而易见的。

示例1.一种存储器阵列，包括：多个字线(WL)，其至少包括第一WL和第二WL；分别用于所述第一WL和所述第二WL的第一WL触点和第二WL触点，其中，所述第二WL触点延伸穿过所述第一WL触点；以及隔离结构，其用于将所述第二WL触点与所述第一WL触点隔离。

示例2.根据示例1所述的存储器阵列，其中，所述第二WL触点延伸穿过所述第一WL中的孔以到达所述第二WL，并且所述隔离结构将所述第二WL触点与所述第一WL中的所述孔的侧壁隔离。

示例3.根据示例2所述的存储器阵列，其中，所述隔离结构延伸穿过所述第一WL中的所述孔并落在所述第二WL上。

示例4.根据示例1-3中任一项所述的存储器阵列，其中：所述多个WL形成所述存储器阵列的阶梯WL结构；并且与所述第一WL相比，所述第二WL处于所述阶梯的较低级别。

示例5.根据示例4的存储器阵列，其中，所述第二WL触点的长度大于所述第一WL触点的长度。

示例6.根据示例1-5中任一项所述的存储器阵列，其中，所述多个WL包括第三WL，并且其中，所述存储器阵列还包括：用于所述第三WL的第三WL触点，其中，所述第三WL触点延伸穿过所述第二WL，并且其中，所述第三WL触点通过附加隔离结构与所述第二WL触点隔离。

示例6A.根据示例6所述的存储器阵列，还包括：支柱，其延伸穿过所述第一WL、所述第二WL和所述第三WL；以及多个存储器单元，其中，每个存储器单元位于对应的支柱和对应的WL的对应的接合处，其中，所述第一WL、所述第二WL和所述第三WL中的每一个都具有(i)第一端，所述支柱在所述第一端附近延伸，以及(ii)相对的第二端，对应的WL触点在所述第二端附近耦合，并且其中，所述第一WL、所述第二WL和所述第三WL的第二端实质上对齐。

示例7.根据示例1-6中任一项所述的存储器阵列，其中，所述多个WL包括第三WL和第四WL，并且其中，所述3D存储器阵列还包括：分别用于所述第三WL和所述第四WL的第三WL触点和第四WL触点，其中，所述第四WL触点延伸穿过所述第三WL触点和所述第三WL；以及附加隔离结构，其用于将所述第四WL触点与所述第三WL触点以及所述第三WL隔离。

示例8.根据示例7所述的存储器阵列，还包括：支柱，其延伸穿过所述多个WL；以及多个存储器单元，其中，每个存储器单元在对应的支柱和对应的WL的对应接合处。

示例9.根据示例8所述的存储器阵列，其中：所述第一WL、第二WL和第三WL是所述多个WL中的WL；并且所述第一WL、所述第二WL和所述第三WL中的每一个都具有(i)第一端，所述支柱在所述第一端附近延伸，以及(ii)相对的第二端，对应的WL触点在所述第二端附近耦合；所述第一WL的第二端相对于所述第二WL的第二端偏移第一距离；所述第二WL的第二端相对于所述第三WL的第二端偏移第二距离；并且所述第二距离大于所述第一距离。

示例10.根据示例9所述的存储器阵列，其中，所述第一WL的第二端与所述第二WL的第二端实质上对齐，使得所述第一距离为零或小于5nm。

示例10a.根据示例1-10中任一项的存储器阵列，其中，所述隔离结构包括电介质材料或电绝缘材料中的一个或两个。

示例11.根据示例1-10a中任一项所述的存储器阵列，其中，所述存储器阵列是闪存阵列。

示例12.根据示例1-11中任一项所述的存储器阵列，其中，所述存储器阵列是三维(3D)NAND阶梯存储器阵列。

示例13.一种母板，其中，根据示例1-12中任一项所述的存储器阵列附接到所述母板。

示例14.一种计算系统，包括根据示例1-13中任一项所述的存储器阵列。

示例15.一种集成电路存储器，包括：第一字线(WL)、第二WL、第三WL和第四WL；支柱，其延伸穿过所述第一WL、所述第二WL、所述第三WL和所述第四WL；第一WL触点结构，其包括分别用于所述第一WL和所述第二WL的第一WL触点和第二WL触点；以及第二WL触点结构，其包括分别用于所述第三WL和所述第四WL的第三WL触点和第四WL触点。

示例16的示例15的集成电路存储器，其中，所述第二WL触点嵌套在所述第一WL触点内，并且其中，所述第四WL触点嵌套在所述第三WL触点内。

示例17.根据示例15-16中任一项所述的集成电路存储器，其中：所述第一WL触点结构包括第一电介质材料，所述第一电介质材料用于将所述第一WL触点与所述第二WL触点隔离；并且所述第二WL触点结构包括第二电介质材料，所述第二电介质材料用于将所述第三WL触点与所述第四WL触点隔离。

示例18.根据示例17所述的集成电路存储器，其中：所述第二WL触点延伸穿过所述第一WL中的第一开口，并且通过所述第一电介质材料与所述第一WL中的所述第一开口的侧壁隔离；并且所述第四WL触点延伸穿过所述第三WL中的第二开口，并且通过所述第二电介质材料与所述第三WL中的所述第二开口的侧壁隔离。

示例19.根据示例15-18中任一项所述的集成电路存储器，还包括：第五WL，其中，所述第一WL触点结构还包括用于所述第五WL的第五WL触点。

示例20.根据示例19所述的集成电路存储器，其中：所述第二WL触点嵌套在所述第一WL触点内；并且是第五WL触点嵌套在所述第二WL触点内。

示例21.根据示例20所述的集成电路存储器，其中，所述第一WL触点结构还包括：第一电介质材料，其用于将所述第一WL触点与所述第二WL触点隔离；以及第二电介质材料，其用于将所述第二WL触点与所述第五WL触点隔离。

示例22.根据示例15-21中任一项所述的集成电路存储器，其中：所述第一WL、所述第二WL和所述第三WL是所述集成电路存储器的三个WL；第一WL、第二WL和第三WL中的每一个都具有(i)第一端，所述支柱在所述第一端附近延伸，以及(ii)相对的第二端，对应的WL触点在所述第二端附近耦合；所述第一WL的第二端相对于所述第二WL的第二端偏移第一距离；所述第二WL的第二端相对于所述第三WL的第二端偏移第二距离；并且所述第二距离大于所述第一距离。

示例23.根据示例22所述的集成电路存储器，其中，所述第一距离为零或小于10nm。

示例24.根据示例15-23中任一项所述的集成电路存储器，其中，所述集成电路存储器是三维(3D)NAND阶梯闪存阵列。

示例25.一种母板，其中，根据示例15-24中任一项所述的集成电路存储器被附接到所述母板。

示例26.一种计算系统，包括根据示例15-25中任一项所述的集成电路存储器。

示例27.一种用于形成存储器阵列的方法，所述方法包括：形成第一字线(WL)和第二WL；形成耦合到所述第一WL的第一WL触点，其中，第一通孔延伸穿过所述第一WL触点和所述第一WL；在所述第一通孔的侧壁内形成电介质层，其中，第二通孔延伸穿过所述电介质层；并且在所述第二通孔内沉积导电材料以形成第二WL触点，使得所述第二WL触点(i)延伸穿过所述第一WL触点和所述第一WL，并且(ii)通过所述电介质层与所述第一WL触点和所述第一WL隔离。

示例28.根据示例27所述的方法，其中，所述电介质层是第一电介质层，并且其中，形成所述第一WL触点包括：在所述第一WL上方形成第二电介质层；蚀刻所述第二电介质层以形成暴露所述第一WL的开口；以及通过所述开口在所述第一电介质层的侧壁上保形地沉积导电材料，以形成所述第一WL触点，其中，所述第一通孔延伸穿过所述第一WL触点。

示例29.根据示例28所述的方法，其中，所述第一WL的一部分通过所述第一通孔暴露，并且其中，所述方法还包括：去除所述第一WL的所述一部分，使得所述第一通孔延伸穿过所述第一WL的所述一部分。

示例30.根据示例28所述的方法，其中，所述第二WL触点延伸穿过所述第一WL触点和所述第一WL，并且与所述第二WL物理接触。

示例31.根据示例27-30中任一项所述的方法，其中，第三通孔延伸穿过所述第二WL触点，其中，所述电介质层是第一电介质层，并且其中，所述方法包括：在所述第三通孔的侧壁内形成第二电介质层，其中，第四通孔延伸穿过所述第二电介质层；并且在所述第四通孔内沉积另一导电材料以形成第三WL触点，使得第三WL触点(i)延伸穿过所述第二WL触点和所述第二WL，并且(ii)通过所述第二电介质层与所述第二WL触点和所述第二WL隔离。

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