一种具有抗辐照功能的8b/10b编解码电路
阅读说明：本技术 一种具有抗辐照功能的8b/10b编解码电路 (8B/10B coding and decoding circuit with anti-radiation function ) 是由 陈飞翔 谢小东 王佳辉 于 2021-01-11 设计创作，主要内容包括：本发明提出了一种具有抗辐照功能的8B/10B编解码电路,包括抗辐照输入D触发器组、抗辐照输出D触发器组、抗辐照8B/10B编码组合逻辑电路以及抗辐照8B/10B解码组合逻辑电路,所述抗辐照输入D触发器组分别与所述抗辐照编码组合逻辑电路、所述抗辐照解码组合逻辑电路的输入端相连,所述抗辐照编码组合逻辑电路、所述抗辐照解码组合逻辑电路的输出端与所述抗辐照输出D触发器组的输入端相连。本发明具有成本低、抗辐照性能好以及灵活性高等优点。(The invention provides an 8B/10B coding and decoding circuit with an anti-irradiation function, which comprises an anti-irradiation input D trigger group, an anti-irradiation output D trigger group, an anti-irradiation 8B/10B coding combination logic circuit and an anti-irradiation 8B/10B decoding combination logic circuit, wherein the anti-irradiation input D trigger group is respectively connected with the input ends of the anti-irradiation coding combination logic circuit and the anti-irradiation decoding combination logic circuit, and the output ends of the anti-irradiation coding combination logic circuit and the anti-irradiation decoding combination logic circuit are connected with the input end of the anti-irradiation output D trigger group. The invention has the advantages of low cost, good radiation resistance, high flexibility and the like.)
技术领域
本发明涉及8B/10B编解码技术领域，尤其涉及一种具有抗辐照功能的8B/10B编解码电路。
背景技术
当前主流的高速串行总线通信标准通常都采用8B/10B这类编码进行数据传输，例如USB3.0、SATA、PCI Express、Infini-band、Fibre Channel、SerDes。在无线通信系统中，8B/10B编码被广泛应用于基站射频与基带之间的接口(IR接口)。随着我国军工及航天事业的发展，对抗辐照电路有大量需求。但是，国外的抗辐照电路大多是以芯片整体供应，不提供某一个基础的抗辐照模块；国内对于单一的抗辐照8B/10B编解码电路供应也接近空白。因此，8B/10B编解码电路作为主流高速串行总线通信接口的基础模块，亟需研制出一种具有抗辐照功能的8B/10B编解码电路。
发明内容
本发明要解决的技术问题在于：针对国内外缺乏单独的抗辐照8B/10B编解码电路模块，本发明提供一种成本低、抗辐照性能好以及灵活性高的8B/10B编解码电路。
为解决上述技术问题，本发明采用的技术方案为：一种具有抗辐照功能的8B/10B编解码电路，包括抗辐照输入D触发器组、抗辐照输出D触发器组、抗辐照8B/10B编码组合逻辑电路以及抗辐照8B/10B解码组合逻辑电路，所述抗辐照输入D触发器组分别与所述抗辐照编码组合逻辑电路、所述抗辐照解码组合逻辑电路的输入端相连，所述抗辐照编码组合逻辑电路、所述抗辐照解码组合逻辑电路的输出端与所述抗辐照输出D触发器组的输入端相连。
作为本发明的进一步改进：所述抗辐照输入D触发器组分别采样存储待编码、待解码的数据分别发送给所述抗辐照编码组合逻辑电路、所述抗辐照解码组合逻辑电路，编解码完成之后，所述抗辐照输出D触发器组则采样存储输出已编码、已解码的数据。
作为本发明的进一步改进：一组所述抗辐照的输入D触发器组、所述抗辐照8B/10B编码组合逻辑电路和一组所述抗辐照输出D触发器组构成抗辐照8B/10B解码电路；另一组所述抗辐照输入D触发器组、所述抗辐照8B/10B解码组合逻辑电路和另一组抗辐照输出D触发器组构成抗辐照8B/10B解码电路。
作为本发明的进一步改进：所述抗辐照输入D触发器组、所述抗辐照输出D触发器组基于DICE存储结构。
作为本发明的进一步改进：所述抗辐照8B/10B编码组合逻辑电路、所述抗辐照8B/10B解码组合逻辑电路由抗辐照反相器单元、抗辐照二输入与非门、抗辐照二输入或非门等多种基本的抗辐照组合逻辑单元组成。
作为本发明的进一步改进：所述的基本抗辐照组合逻辑单元包括标准上拉网络、标准下拉网络、加固上拉网络、加固下拉网络、高电平纠错电路和低电平纠错电路六部分。
作为本发明的进一步改进：所述的标准上/下拉网络作为前级电路，加固上/下拉网络和纠错电路组成后级电路，高电平纠错电路和加固上拉网络组成后级电路的上拉网络，低电平纠错电路和加固下拉网络组成后级电路的下拉网络。
作为本发明的进一步改进：标准网络跟加固网络的输入相连组成逻辑输入，前级电路跟后级电路的输出相连组成逻辑输出，逻辑输出位于上拉的高电平纠错电路和下拉的低电平纠错电路之间。
作为本发明的进一步改进：高电平纠错电路是常通的PMOS管，低电平纠错电路是常通的NMOS管。
本发明的优点在于：本发明基于0.13μm工艺下，在抗辐照基本单元的基础上，设计的单一的抗辐照8B/10B编解码电路，一方面兼容了普通的商用工艺线，具有性能更优、价格比专用的抗辐照工艺线更低的特点；另一方面在准确实现8B/10B编解码功能的同时，又具有抗辐照的性能特点。
附图说明
图1是本实施例具有抗辐照功能的8B/10B编解码电路的结构原理示意图。
图2是本发明具有抗辐照功能的8B/10B编解码电路具体应用实例中的电路结构示意图。
图3是本发明具体应用实例中采用的抗辐照D触发器的电路结构示意图。
图4是本发明具体应用实例中采用的抗辐照组合逻辑电路单元的结构示意图。
具体实施方式
以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。
如图1所示，本实施例具有抗辐照功能的8B/10B编解码电路包括两组抗辐照输入D触发器组、两组抗辐照输出D触发器组、抗辐照8B/10B编码组合逻辑电路以及抗辐照8B/10B解码组合逻辑电路，一组抗辐照输入D触发器组与抗辐照编码组合逻辑电路的输入端相连，另一组抗辐照输入D触发器组与抗辐照解码组合逻辑电路的输入端相连，实现对采样进来的数据进行编码和解码，抗辐照编码组合逻辑电路的输出端与一组抗辐照输出D触发器组输入端相连，抗辐照解码组合逻辑电路的输出端与另外一组抗辐照输出D触发器组的输入端相连，将编码和解码后的数据进行寄存输出。
本实施例通过抗辐照输入D触发器组、抗辐照输出D触发器组、抗辐照8B/10B编码组合逻辑电路以及抗辐照8B/10B解码组合逻辑电路构成构成8B/10B编解码电路。抗辐照输入D触发器组对输入的数据进行采样，由于D触发器组进行了抗辐照加固，有效抑制采样时由于辐照作用引起的单粒子效应。采样后的数据输出给抗辐照8B/10B编解码电路，抗辐照的8B/10B编解码电路能够对输入的数据进行编码和解码，8B/10B编解码电路进行了抗辐照加固，有效抑制编解码时由于辐照作用引起的单粒子效应。编解码后的数据抗辐照输入D触发器组对输入的数据进行采样，由于D触发器组进行了抗辐照加固，有效抑制采样时由于辐照作用引起的单粒子效应。
如图2所示，本发明具体应用实施例中与抗辐照8B/10B编码电路相连的抗辐照输入D触发器组包含8个抗辐照D触发器，8个抗辐照D触发器将采样到的待编码的8位数据传给抗辐照8B/10B编码电路进行编码。与抗辐照8B/10B解码电路相连的抗辐照输入D触发器组包含10个抗辐照D触发器，10个抗辐照D触发器将采样到的待解码的10位数据传给抗辐照8B/10B解码电路进行解码。与抗辐照8B/10B编码电路相连的抗辐照输出D触发器组包含10个抗辐照D触发器，对编码后的10位数据进行寄存输出。与抗辐照8B/10B解码电路相连的抗辐照输出D触发器组包含8个抗辐照D触发器，对解码后的8位数据进行寄存输出。
如图3所示，本发明具体应用实施例中的抗辐照D触发器基于双DICE结构，每一个DICE结构采用四点冗余锁存。第一级是基于DICE的主锁存器，第二级是基于DICE的从锁存器。基于DICE结构的电路能够抑制电路中由于辐照作用引起的单粒子效应，对应的D触发器组能够有效抑制采用时由于辐照作用引起的单粒子效应。
如图4所示，本实施例中的构成抗辐照8B/10B编解码电路的组合逻辑单元包括标准上拉网络、标准下拉网络、加固上拉网络、加固下拉网络、高电平纠错电路和低电平纠错电路六部分。标准上/下拉网络作为前级电路，加固上/下拉网络和纠错电路组成后级电路，高电平纠错电路和加固上拉网络组成后级电路的上拉网络，低电平纠错电路和加固下拉网络组成后级电路的下拉网络。上拉网络由PMOS电路组成，下拉网络由NMOS组成，高电平纠错电路是常通的PMOS管，低电平纠错电路是常通的NMOS管。标准网络跟加固网络的输入相连组成逻辑输入，前级电路跟后级电路的输出相连组成逻辑输出，逻辑输出位于上拉的高电平纠错电路和下拉的低电平纠错电路之间。当输出产生单粒子翻转时，常开的纠错网络可以抑制由于辐照作用引起的单粒子效应，实现正确的输出。
上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护范围内。
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