阅读说明：本技术 具有垂直触发和放电路径的晶体管注入式可控硅整流器(scr) (Transistor injection Silicon Controlled Rectifier (SCR) with vertical trigger and discharge path ) 是由 任俊杰 于 2021-01-15 设计创作，主要内容包括：一种静电放电(ESD)保护电路具有可控硅整流器(SCR),其放电电流路径在第一方向上。触发晶体管的触发电流在垂直于第一方向的第二方向上流动。触发晶体管可以是鳍式场效应晶体管(FinFET)晶体管,其电流沿着鳍片长边方向流动。触发电流流入连接N+漏极,并流入连接N+漏极中心部分下方的N-阱,将载流子注入PNPN SCR的N-基极。注入的电流流过基极,产生一个电压梯度,该电压梯度导通与FinFET晶体管平行但隔开的P+发射极中的PN结,导致垂直于鳍片流动的放电电流。垂直的放电电流流过衬底,衬底可以处理比小鳍片更大的电流。(An electrostatic discharge (ESD) protection circuit has a Silicon Controlled Rectifier (SCR) with a discharge current path in a first direction. The trigger current of the trigger transistor flows in a second direction perpendicular to the first direction. The trigger transistor may be a fin field effect transistor (FinFET) transistor, the current of which flows in the long side direction of the fin. The trigger current flows into the N + drain and into the N-well under the center portion of the N + drain, injecting carriers into the N-base of the PNPN SCR. The injected current flows through the base creating a voltage gradient that turns on the PN junction in the P + emitter parallel to but spaced from the FinFET transistor, resulting in a discharge current flowing perpendicular to the fin. A vertical discharge current flows through the substrate, which can handle larger currents than small fins.)

具体实施方式

本发明涉及对ESD保护结构的改进。下面的描述是为了使本领域普通技术人员能够在特定应用及其要求的背景下制造和使用本发明。对优选实施例的各种修改对于本领域的技术人员来说将是显而易见的，并且本文所定义的一般原则可应用于其它实施例。因此，本发明并不打算局限于所示和所述的特定实施例，而是要给予符合本文所公开的原则和新颖特征的最广泛的范围。

发明人认识到，FinFET器件是用作ESD结构中的触发器件的理想选择，但是作为放电器件则是不理想的选择。流过放电器件的大ESD电流会迅速发热并损坏在微小FinFET鳍片内具有沟道的小型FinFET器件。但是，由于FinFET器件的鳍片内的沟道很小，因此其导通速度非常快，所以FinFET晶体管是理想的触发器件。

发明人进一步认识到，FinFET制程往往倾向于沿相同方向形成所有鳍片。例如，FinFET制程可能会使所有鳍片在水平方向上对齐，而在垂直方向上没有鳍片对齐。FinFET制程本身可能要求鳍片对齐和平行，因为各种加工步骤只能在一个方向上形成鳍片。

ESD结构可以使用可控硅整流器(Silicon-Controlled Rectifier，SCR)。SCR可以有一个触发器件(例如MOSFET晶体管)和一个放电器件(例如NPN或PNP双极晶体管)，它们是SCR的PNPN或NPNP结构的一部分。这些双极晶体管可以形成在衬底扩散区和阱中。

发明人进一步认识到，在水平方向上对齐的FinFET器件可用于触发SCR，而衬底中的放电器件可以在垂直方向上形成。触发电流可以在水平方向上流过鳍片，而较大的放电电流可以在垂直方向上流过衬底。放电电流垂直于在鳍片中流动的触发电流，因此放电电流不会使FinFET鳍片过热，因为放电电流垂直于鳍片流动。因此，FinFET鳍片不会因为大放电电流而损坏。

可以通过调节水平FinFET器件的特性或几何形状来调整ESD器件，以实现快速触发，而ESD放电电流可以通过调整通过衬底的垂直电流路径的尺寸和几何形状来单独调整。衬底中的大结构可为放电电流提供低导通电阻，而不会损害用于触发的精密FinFET晶体管。由于触发和放电的电流路径垂直，因此可以分别进行优化。

图3显示了一个具有垂直触发和放电路径的平面工艺ESD SCR结构。该器件可以在FinFET和平面工艺中实现。首先介绍较简单的平面工艺的器件。

栅极30、32可以是多晶硅，在源N+源极34和N+漏极36、38之间形成MOS晶体管。连接N+漏极38连接到两个栅极30，而端部N+漏极36每个都只连接到一个栅极32。N-阱90中的开口形成p衬底20的岛，这些岛围绕住并在形成的晶体管下方，形成的晶体管的栅极30、32在N+源极34与N+漏极36、38之间相交。

流过这些由栅极30、32形成的触发晶体管的电流是沿水平方向的，沿着水平横截面110或与之平行。连接N+漏极38的中心区域，其在p-衬底20的岛之外并在N-阱90之上，其充当N-阱90的抽头(tap)，以将触发电流注入到N-阱90中。

P+发射极86形成在N-阱90中，在中央触发晶体管之上和之下沿水平截面110有一定距离，使P+发射极86不与水平截面110相交。N+抽头92被形成以偏置N-阱90，离P+发射极86更远。P+抽头84形成在N-阱90之外，以偏置p-衬底20。由于p-衬底20在较浅的N-阱90下方延伸，所以带有晶体管栅极30、32的p-衬底20的岛电连接到带有P+抽头84的p-衬底20的区域。

PNPN SCR结构是由P+发射极86、N-阱90、p-衬底20和N+源极34形成的。这是一种垂直结构，因为电流主要在垂直方向上、沿着或平行于垂直截面120的方向流动。由于衬底中的扩散面积大，所以大的放电电流可以在平行于垂直截面120的垂直方向上流动。较小的触发电流在水平方向上平行于水平截面110流过晶体管。

图4突出显示了ESD SCR结构中的水平和垂直电流。IO焊盘连接到栅极30、32之间的N+源极34。当ESD脉冲施加到IO焊盘上时，N+源极34的电压迅速升高并且导通晶体管，使触发电流在栅极30下方流动，从N+源极34流到连接N+漏极38。栅极30、32可以接地。电源或VDD可以施加到92以偏置N-阱90，并施加到P+发射极86。流过栅极30到连接N+漏极38的电流可以流过N-阱90到N+抽头92和VDD。

当该电流流过N-阱90的相对较高的电阻时，就会形成一个电压梯度或电压降。一旦此电压梯度超过pn结二极管电压约0.5伏，从P+发射极86到N-阱90的PN结便会导通，将正电荷(空穴)注入回N-阱90中，由p-衬底20收集，并通过N+源极34流到IO焊盘。由p-衬底20收集的空穴拉高了p-衬底20的区域电位，该区域是N-阱90、p-衬底20和N+源极34的NPN双极结晶体管(BJT)的基区。P-衬底20的这种较高电位触发NPN BJT的导通，这进一步拉低了N-阱90的电位。随着NPN和PNP结构的导通，SCR成为自维持。

图5是沿着触发晶体管的水平截面。水平截面110(图3)包括栅极30、32在p-衬底20上方具有栅极氧化物的晶体管。栅极30在N+源极34之间形成晶体管，连接到IO焊盘，并连接到连接N+源极38，其中心区域连接到N-阱90。栅极32在N+源极34和端部N+漏极36之间形成晶体管。端部漏极36和连接N+漏极38与栅极32、30形成对称晶体管结构。端部N+漏极36也可以连接到N-阱90，这取决于制程对齐，使得触发电流也可以在栅极32下方流动并流入N-阱90，以增强触发。P+抽头84将p-衬底20偏置到VSS(地)。由于p-衬底20比N-阱90更深，因此栅极30、32下方的p-衬底的岛被P+抽头84电偏置。栅极30、32也可以连接到VSS。

图6是沿着放电电流路径的垂直截面。垂直截面120垂直于水平截面110，水平截面110在中心穿过N+源极34和触发器件(未显示)，与图6的平面相切。

p-衬底20的中心岛围绕N+源极34，其连接到IO焊盘。N-阱90形成在该中央岛的两侧，包括均连接至VDD的P+发射极86和N+抽头92。P+抽头84偏置p-衬底20。

在触发之后，SCR传导放电电流，从VDD、P+发射极86、N-阱90、p-衬底20流向N+源极34，即PNPN结构。N+源极34、P+发射极86、N-阱90的相对较大的扩散结构可以承载较大的放电电流。

图7是SCR中的PNPN结构图。SCR 100具有连接至VDD的P+发射极86、N-阱90、p-衬底20和连接至IO焊盘的N+源极34，从而形成PNPN SCR结构。P-衬底20被P+抽头84偏置到VSS，而N-阱90被N+抽头92偏置到VDD。但是，P-衬底20和N-阱90的大电阻率使得在触发电流流动时产生电压梯度，使pn结导通。

栅极30形成一个触发晶体管，使电流流过p-衬底20中的沟道，从N+源极34，通过该沟道流向连接N+漏极38(未示出)，该连接N+漏极38连接到N-阱90。因此栅极30导致触发电流注入到N-阱90。该注入的触发电流导致N-阱90上的电压梯度，使pn结导通，触发SCR工作和放电电流流动。

图8是FinFET制程的垂直截面。鳍片2形成在包括p-衬底20和N-阱90的衬底表面上方。N+和P+扩散区域形成在衬底上方的鳍片2中，而N-阱90和p-衬底20形成在衬底中。

鳍片2在图8的平面上下延伸。图8中仅示出了鳍片2的一个小截面。垂直截面120垂直于鳍片的长度方向，并作为横截面切穿鳍片。

N+源极34形成在靠近中心的鳍片2中并连接到IO焊盘。P+发射极86和N+抽头92形成在N-阱90上方的其他鳍片2中，并连接至VDD。P+抽头84形成在p-衬底20上方的其他鳍片2中，并连接到VSS。

图9是通过FinFET触发晶体管的水平截面。水平截面110与鳍片的长度方向平行。在图9中，水平截面110切过一个长鳍片和两个孤立的部分鳍片。在制程过程中，鳍片2可能全部是同一鳍片，后来有部分被切割或蚀刻以形成鳍片的3个部分。端部鳍片2被植入P+掺杂剂，以形成P+抽头84，其将p-衬底20偏置到VSS。中央鳍片2有四个栅极30、32，可以是围绕鳍片的顶侧和上侧的多晶硅。栅极30、32连接到VSS。

N+源极34形成在鳍片2中的栅极30、32之间，并且连接到IO焊盘。端部N+漏极36形成在中央鳍片2的端部，与栅极32相邻。连接N+漏极38形成在栅极30之间的中央鳍片2上。连接N+漏极38的中心部分的下方有N-阱90，连接N+漏极38的端部的下面有p-衬底20。

触发电流沿着中央鳍片2的长度方向流动，从栅极30下的N+源极34流至连接N+漏极38，从栅极32下的N+源极34流至端部N+漏极36。端部N+漏极36接触N-阱90。

图10显示了一种用于触发SCR的FinFET晶体管。鳍片2可以通过外延生长、蚀刻较厚的p-衬底20、沉积、或任何方法的组合形成在p-衬底20上。衬底可以是硅衬底，或者可以是用于绝缘体上硅(SOI)制程的绝缘体。栅极30下的栅极氧化物60可以是一种氧化物，例如氧化铪(HfO₂)，并且可以是几层的复合物，例如形成在二氧化硅SiO₂层上方的HfO₂层，或各种其他高级栅极氧化物。确切的截面轮廓可能与图中所示的理想化和简化截面有所不同。

鳍片2由相对较轻的p型掺杂的硅制成。然后，在鳍片的中间部分上方形成栅极30，在栅极30和鳍片之间形成栅极氧化物60。栅极30缠绕在鳍片2上。

一旦形成栅极30，可以使用离子注入将n型掺杂剂离子注入到鳍片2中，以形成与栅极30相邻的N+源极34和连接N+漏极38的N+区。当离子注入的能量足够高时，注入的离子可以到达p-衬底20，以在p-衬底20以及在鳍片2中的N+源极34和连接N+漏极38中形成N+区94、96。或者，较低能量的离子可以注入到鳍片2中，然后扩散到p-衬底20中，以在鳍片2和p-衬底20中形成N+区。这种比正常更深的N+注入可以改善混合器件的特性。

形成在p-衬底20中的N-阱90可以通过N+区96或直接接触连接N+漏极38。N+区94、96可在图10的平面上下延伸，将相邻平行鳍片中的N+区连接在一起。

图11显示了具有垂直触发和放电路径的FinFET制程ESD SCR结构。P+发射极86由多个平行的鳍片2形成，每个鳍片2都注入了P+。类似地，N+抽头92由多个平行的鳍片2形成，都注入了N+。每个P+抽头84由多个平行的鳍片2形成，其中P+被注入到这些鳍片2中。N+抽头92中平行的鳍片2通过将N+区96扩散到鳍片2下方的N-阱90中，而电连接在一起。同样，P+发射极86中的所有鳍片2通过鳍片2下方的P+扩散区域而连接在一起，该扩散区域从鳍片2扩散开，以在P+发射极86中的所有鳍片2下方形成更大的P+区。其他区域中的其他相邻和平行的鳍片2同样通过鳍片下方和从鳍片向外的侧扩散，或通过金属线和触点或通孔而连接在一起。

栅极30、32可以是跨过多个平行鳍片2的多晶硅线，在每个平行鳍片2中的N+源极34和N+漏极36、38之间形成MOS晶体管。连接N+漏极38具有多个平行鳍片2，它们分别连接到两个栅极30。N-阱90中的开口形成p-衬底20的岛，这些岛围绕并形成在晶体管之下，其栅极30、32相交在N+源极34与N+漏极36、38之间。

流过由栅极30、32形成的这些触发晶体管的电流是在水平方向上流动，沿着与栅极30交叉的每个平行鳍片2的方向。该触发电流是沿着或平行于水平截面110的。

PNPN SCR结构由P+发射极86、N-阱90、p-衬底20和N+源极34中的鳍片2形成。这是垂直结构，因为电流主要在垂直方向流动，沿着垂直截面120或平行于垂直截面120的方向。放电电流主要在衬底中流动，而不是沿着鳍片2的长边方向流动。放电电流流过鳍片2，流到鳍片上的金属触点(未显示)，当触点间隔很近时，不必沿着鳍片的长度方向流动。

由于衬底中的扩散面积很大，所以大的放电电流可以在平行于垂直截面120、垂直于鳍片2的垂直方向上流动。较小的触发电流沿着鳍片2的长尺寸水平流动，平行于通过晶体管的水平截面110。多个平行的鳍片2会增加通过栅极30下的鳍片2中的沟道的可用触发电流。

图12是双阱制程的另一种SCR。P和N扩散和区域相反。N+抽头85连接到形成p沟道晶体管的N-阱91，其中栅极30、32与P+源极35、端部P+漏极37、连接N+漏极39交叉相邻。N+发射极87和P+抽头93形成在P-阱91上。

图13显示了具有并联二极管的SCR器件，用于双向ESD保护。与SCR并联的二极管可提供相反方向的ESD脉冲保护。可以在IO焊盘和VDD之间连接一个p二极管。P+二极管区域142和N+二极管区域144形成在P+发射极86和N+抽头92之外。P+二极管区域142连接到IO焊盘，而N+二极管区域144连接到VDD。其余的SCR结构如前面对图3-4所述。虽然p二极管从IO焊盘传导到VDD，但SCR从VDD传导到IO焊盘。

图14是具有图13的p二极管的SCR的电气图。P+二极管区142连接到IO焊盘，N+二极管区144连接到VDD。当一个正ESD脉冲使IO焊盘上升到VDD以上时，p二极管导通，从IO焊盘传导至VDD。

低于VSS的负ESD脉冲接通栅极30的触发器件，将载流子注入N-阱90。跨N-阱90形成的电压梯度接通P+发射极86和N-阱90之间的pn结，接通SCR的PNP器件。当NPN器件也导通时，该电流将自维持。SCR放电电流从VDD流到IO焊盘。

图15显示了SCR的栅极触发。钳位150检测VDD或另一输入低于VSS时，指示出现负ESD事件。然后，钳位150将触发信号TRIG驱动至高，将栅极30、32驱动至高，以导通其晶体管。触发电流从IO焊盘流经N+源极34，穿过晶体管栅极到达连接N+漏极38，触发电流注入N-阱90，触发SCR放电。当TRIG施加到栅极30、32而不是VSS时，触发晶体管将更快速、更完全地导通，因为当钳位150检测到ESD事件时，TRIG的电压高于VSS。可以使用各种电路来实现钳位150，例如在TRIG和VDD之间的电容器，以及在TRIG和VSS之间的泄漏晶体管。举几个例子，钳位150可以是RC栅极触发器、二极管链或电阻检测电路。许多替代钳位电路也可以替代。

替代实施例

发明人还设想了若干其他实施例。例如，P+抽头84可以如图3所示是分开的，或者可以合并成带状甚至环形。P+抽头84可以在所有四个侧面包围SCR器件，而不是如图3所示仅在右侧。触发器件可以是阵列或复制，例如重复栅极30、32的结构，在每对栅极30、32之间有N+源极34。P-衬底20的其他岛可以排列在图3的左侧，每个岛都有一个栅极30和一个栅极32，在它们之间有一个N+源极34连接到IO焊盘。图3的四个栅极30、32可以在图3的左侧排列或重复，p-衬底20的每对岛在其间具有一个连接N+漏极38，并且每对具有两个端部N+漏极36，或者端部N+漏极36可以通过将相邻的端部N+漏极36彼此连接而转换为连接N+漏极38。其他区域如P+发射极86和N+抽头92也可以向左延伸以获得更大(更宽)的SCR结构。具有N+区34、36、38的p-衬底20的岛中的栅极30、32的水平触发结构也可以在y方向排列，在P-衬底20岛中的栅极30、32的每对排列的水平实例之间有另一个P+发射极86带。当沿水平截面110的触发器件和岛在垂直方向(y)上排列两次时，垂直截面120从上到下可以具有N-阱90、N+抽头92、N-阱90、P+发射极86、N-阱90、岛中间有N+源极34的p-衬底20的一个岛、N-阱90、另一个P+发射极86、岛中间有N+源极34的p-衬底20的另一个岛、N-阱90、P+发射极86、N-阱90、N+抽头92、N-阱90。

可以通过删除栅极32和删除端部N+漏极36来简化该器件。可以通过仅具有一个p-衬底20的岛和仅一个栅极30来进一步简化该器件。N+源极34终止在p-衬底20的岛内，并被连接到IO焊盘，而连接N+漏极38将延伸跨过p-衬底20的岛，并跨进N-阱90，以形成阱接触来注入电荷。

可以只有一个p-衬底20岛，而不是如图3所示的2个岛。也可以添加额外的岛。可以在连接N+漏极38的中间放置一个空隙，而不是在两个岛之间连续。

在N+源极34内平行的FinFET鳍片的数量可以是5个，也可以是其他数量，这取决于设计规则和布局以及所需的触发电流。一些区域可以有更多的鳍片，并且比其他区域更宽。区域之间的间隔可以变化，并且取决于制程设计规则，并且可以针对所需的放电和触发器件的放电和触发特性进行调整。可以使用不同水平宽度的扩散区域，如N+源极34。可以使用不同沟道长度的栅极来调节触发电压和直流泄漏。可以在N+源极34和N+漏极36、38之间提供不平衡数量的鳍片，以增加稳健性。可以存在各种寄生电容。ESD器件的布局和几何形状会影响其性能。

在衬底中的P+和N+扩散以及N-阱90和p-衬底20区域之间的确切边界可以向下延伸到衬底或向上延伸到鳍片。如图8-9所示，边界不必精确地在鳍片-衬底边界处。分开但平行的鳍片上的N+或P+区可以通过来自鳍片下方的N+区94、96或类似P+区的横向扩散来连接，或者可以通过将掺杂剂直接注入到相邻鳍片之间的衬底中而电连接，特别是当相邻鳍片间隔较远时。

诸如上、下、之上、之下、水平、垂直、内、外等术语是相对的，取决于视点，并不是要将本发明限制在某一特定的角度。器件可以旋转，使垂直为水平，水平为垂直，因此这些术语取决于观看者。只要两个方向基本上彼此垂直，则一条线或方向可以被认为是垂直的，而另一条线或方向可以被认为是水平的。

栅极30、32被显示为小矩形，但是可以有各种形状，可以在栅极或多晶硅层上或者通过与金属层的接触而相互连接。栅极30、32可通过这些与金属的接触而连接到VSS，这些接触未在图中显示。栅极30、32也可以是浮动的，或者可以是电容耦合到触发或供电节点。栅极30、32可以是标准多晶硅，或各种其他栅极材料。栅极30、32下方的氧化物可以是栅极氧化物，也可以是较厚的场氧化物或隔离氧化物，也可以是两者的组合，例如靠近阱边界的厚氧化物，而靠近P+、N+区或鳍附近是薄的栅极氧化物。栅氧化物可以用浅沟槽隔离或氧化物代替，以允许更深的放电路径。可以添加栅极延伸穿过p-衬底20和N-阱90之间的阱边界。

可以使用各种材料。衬底20可以是硅，或者可以是硅锗，或者可以是其他化合物如Ga-As，并可以添加各种掺杂剂。同样，N+鳍片和P+鳍片可以由与p型衬底20相同的材料制成，或者可以是不同材料如SiGe，并且可以有不同浓度或分布的不同掺杂剂。尽管掺杂剂浓度倾向于在一个区域内有变化，但是与区域边界附近的掺杂剂浓度的快速变化相比，仍可以认为掺杂剂浓度是相对恒定的。

衬底、p-衬底20基本上是平面的，尽管由于特征被蚀刻到顶表面中而导致其上表面可能有变化。鳍片结构基本上垂直于衬底的平面。鳍片的侧壁可以稍微倾斜一些，也许是在垂直于衬底的大致平坦表面的20度以内。两个侧壁之间的中心线可以几乎垂直的，垂直于衬底的平面不超过20度。

用于制造FinFET的半导体制程可以具有多种变型。VDD电源电压可以是1.8伏或其他值。这些备选方案可以以各种方式组合，或者单独使用或以其他组合使用。

尽管已经描述了p型衬底20中的N-阱90，但是可以用n型衬底中的深P-阱来代替，或者采用双阱或多阱工艺。可以添加各种替代的晶体管技术，如双极或BiCMOS。

虽然对电流流动和运行作了描述，但这些都是理论上的，理论可能不完整，甚至是不正确的。不论物理机制和理论解释如何，该结构确实提供了对ESD脉冲的保护。特别是对于小型器件，电流可能会以不寻常的方式流动，并使用尚未得到充分研究和理解的机制。

即使电流与电流之间不完全成90度时，例如当它们在90％的10％或20％之内时，也可以认为电流彼此垂直或正交。电流本身可能在不同的位置分散或聚集在一起，因此电流可能不是以直线流动，或者部分电流可能以直线流动，但是电流流动的边缘可能会围绕障碍物如扩散区域边缘而弯曲或成曲线。电流可以在不同的平面上流动，但仍被认为是垂直或正交的。例如，流过FinFET晶体管的电流在衬底表面上方的鳍片内流动，而放电电流在鳍片下方的衬底内流动，除了一小块区域外，放电电流向上流过P+或N+鳍片并从金属触点流出，到IO焊盘、VDD、VSS或其他某个节点。因此，电流的流向被简化和平均化，可以忽略端点连接，如与外部金属线的接触以及边缘和边界效应。

可以使用扩散区和其他区域的切口。可以用其他形状和物理布局来代替，例如交错的手指。布局可以将隔离N-阱与浮动N-阱合并，使得它们都是一个互连的N-阱。例如，阱或衬底区域可以通过形成环形或甜甜圈形状(当从上面看布局时)而合并在一起。

器件可以使用n沟道、p沟道或双极晶体管或这些晶体管内的结来实现。可以在电阻上附加一个电容器，以提供R-C时间延迟，或可以添加更复杂的电路如有源触发电路。在一些实施例中，可以使用高压晶体管而不是具有适当偏置条件的低压晶体管。可以增加栅长来提供更好的保护以免受损坏。

可以使用不同尺寸的晶体管、电容器、电阻器和其他器件，可以使用各种布局安排，如多脚、环形、圆圈形或不规则形状的晶体管。可以添加额外的抽头、保护环、晶体管和其他组件。电源节点可以是通常浮动的共放电线(common-discharge line，CDL)而不是电力线。虽然已经显示了核心晶体管22、24的简单逆变，但更复杂的栅极和互连可以驱动内部节点，可以有若干内部节点连接到不同输入或输出焊盘。输入/输出焊盘可以连接到输入缓冲器、测试扫描逻辑和其他电路。可以使用多个电源。

P和N阱可以颠倒，可以使用NPNP ESD器件而不是PNPN ESD器件。可以使用深P-阱或深N-阱。一些实施例可以使用额外的深N+或P+注入区，或注入区的位置和深度可以移位。各种层的最终轮廓和形状可根据使用的制程不同而不同。特别地，较深的层可以相对掩模布局移位。此外，掩模边缘和最终的加工边界可随制程步骤不同而不同。

ESD器件的形状可以不同，如具有更圆的底部或场氧化物边界。由于各种原因，保护环可以是连续的或具有开口或切口。可以使用P+和N+保护环。P+和N+保护环可以电连接在一起，使其浮动或连接到固定电压如电源或接地，也可以连接到不同电压，如将P+保护环连接到地，N+保护环连接到电源。对于各种工作模式和条件，可以主动切换或复用对保护环的电压偏置。

可以添加额外泄漏装置，如电阻器和小晶体管。根据使用的工艺和器件尺寸，可以对一些部件使用寄生电容和电阻。

ESD保护电路可以与其他输入保护电路组合，如电源钳电路、其他焊盘保护电路、或输入缓冲器栅极的串联电阻器保护电路。还可以在各个点添加接地栅极和厚氧化物保护晶体管和二极管，以增强ESD保护。可以在每个I/O引脚上添加一个、两个或四个ESD结构，或只在输入引脚上添加。

厚氧化物晶体管和薄氧化物晶体管都可以通过电源钳和ESD保护装置来保护。或者，可以使用具有晶体管和电源电压的不同组合的若干电源钳。每个焊盘可以只有一个ESD保护装置，也可以只有两个ESD保护装置，或四个ESD保护装置，如图1所示。阳极和阴极(A和K)节点可以反转以交换保护方向。

由于工艺、温度和设计差异，偏置、VDD和电压值可能会有所不同。回击或穿通电压可随工艺、温度和晶体管的精确几何形状的不同而不同。虽然已经基于对物理过程的理论理解给出了运行描述，但这些理论描述可能是不正确的。也可能存在二阶和三阶效应。在不同条件下，各种机制可能会导致击穿和导通。

对于一些ESD测试和条件，大输出驱动器晶体管也用作大二极管。例如，当ESD脉冲施加在I/O焊盘和电源焊盘上时，正ESD脉冲会导通大p沟道驱动晶体管的漏极的寄生p-n漏极-衬底结。p沟道驱动晶体管的n型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但是可以用其他连接技术来代替，如球栅阵列(ball-grid-array，BGA)、倒装芯片等，术语焊盘被认为适用于所有这些用于外部连接的球、焊盘、平台等。

同样，当ESD脉冲施加在I/O焊盘和接地焊盘上时，负ESD脉冲可以导通大n沟道驱动晶体管的漏极的寄生n-p漏极-衬底结。n沟道驱动晶体管的p型衬底或阱通常连接到I/O地。因此，p-n结被负ESD脉冲正向偏压。可能存在各种跨域耦合路径和机制，其将应用于一个电源域的ESD脉冲耦合到另一个电源域。

本发明的背景部分可以包含关于本发明问题或环境的背景资料，而不是描述他人的现有技术。因此，在背景技术部分中包含的材料并不是申请人承认的现有技术。

本文描述的任何方法或过程都是机器实现的或计算机实现的，旨在由机器、计算机或其他设备执行，而不是在没有机器辅助的情况下仅由人类执行。产生的有形结果可以包括报告或其他机器生成的显示在诸如计算机显示器、投影设备、音频生成设备和相关媒体设备的显示设备上，可以包括也是机器生成的硬拷贝打印输出。其他机器的计算机控制是另一个有形的结果。

所述的任何优点和好处不一定适用于本发明的所有实施例。通常，当在权利要求要素中陈述单词“装置”时，申请人意图使权利要求要素符合35USC第112章第6段。在“装置”一词之前有一个或多个词的标签。在“装置”一词前面的一个或多个词是一个标签，目的是为了便于权利要求元素的引用，而不是为了表达结构上的限制。这种装置加功能的权利要求不仅要涵盖本文所述的用于执行该功能的结构及其结构等同物，而且要涵盖等效结构。例如，虽然钉子和螺钉具有不同的构造，但它们是等效结构，因为它们都执行紧固功能。不使用“装置”一词的权利要求不意图符合35USC第112章第6段。信号通常是电子信号，但也可以是例如可以通过光纤线路传输的光信号。

对本发明实施例的上述描述是为了说明和描述的目的而提出的。它并不打算是详尽的，也不打算将本发明限制在所公开的精确形式中。根据上述教学，许多修改和变化是可能的。其目的是本发明的范围不受本详细说明的限制，而是受附于权利要求书的限制。