具体实施方式

图1是根据示例实施例的MRAM器件的截面图。

参照图1，MRAM器件可以位于衬底100上。MRAM器件可以包括第一绝缘中间层106、下电极接触110、下电极112a、磁隧道结(MTJ)结构136、中间电极116a和上电极118a。在一种实施方式中，MRAM器件可以包括覆盖层140、第二绝缘中间层142、第三绝缘中间层144和位线150。MRAM器件还可以包括下绝缘中间层102和下布线104。

衬底100可以包括硅、锗、硅锗或者诸如GaP、GaAs、GaSb等的III-V族化合物。在一种实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。如本文所用，术语“或”不是排他性术语，例如，“A或B”将包括A、B或者A和B。

电路图案可以位于衬底100上。下绝缘中间层102可以位于衬底100上以覆盖电路图案。

在一种实施方式中，电路图案可以包括晶体管、布线等。下绝缘中间层102可以包括氧化硅。

多个下布线104可以位于下绝缘中间层102的内部和上方。

在一种实施方式中，下布线104中的一些下布线的上表面(例如，在竖直方向V上背离衬底100的表面)可以与下绝缘中间层102的上表面共面。在一种实施方式中，下布线104中的一些下布线的上表面可以在下绝缘中间层102的上表面处暴露。下布线104可以包括势垒金属图案104a和金属图案104b。势垒金属图案104a可以包括例如诸如氮化钨、氮化钽、氮化钛的金属氮化物或者诸如钽、钛等的金属。金属图案104b可以包括例如钨、铜、铝等。

第一绝缘中间层106可以位于下布线104和下绝缘中间层102上。第一绝缘中间层106可以包括氧化硅。

下电极接触110可以穿过第一绝缘中间层106，并且可以接触下布线104的上表面。在一种实施方式中，蚀刻停止层可以进一步被包括在下绝缘中间层102和第一绝缘中间层106之间。

在一种实施方式中，下电极接触110可以包括第一势垒图案110a和第一导电图案110b。第一势垒图案110a可以包括例如诸如氮化钨、氮化钽、氮化钛的金属氮化物和/或诸如钽、钛等的金属。第一导电图案110b可以包括具有低电阻的金属，诸如钨、铜、铝等。

第一结构138可以位于下电极接触110上。第一结构138可以具有柱状，其中，下电极112a、MTJ结构136、中间电极116a和上电极118a可以顺序地堆叠。

在一种实施方式中，在第一结构138中，可以省略中间电极116a。

在一种实施方式中，第一结构138的侧壁可以是倾斜的，使得第一结构138的宽度(例如，在水平方向H上测量的)可以向下(例如，在竖直方向V上)增大。在一种实施方式中，第一结构138的侧壁可以是竖直的(例如，可以不倾斜)。

在一种实施方式中，第一结构138还可以位于与下电极接触110相邻的第一绝缘中间层106上，以完全覆盖下电极接触110的上表面。

第一绝缘中间层106的位于第一结构138之间的上表面可以比第一结构138的下表面(例如，面向衬底100的表面)低(例如，在竖直方向V上更靠近衬底100)。在一种实施方式中，第一绝缘中间层的位于第一结构138之间的上表面可以包括比第一结构138的下表面低的凹槽(例如，凹槽的最低点在竖直方向V上可以比第一结构138的最低点更靠近衬底100)。

下电极112a可以包括例如诸如钛或钽的金属或者诸如氮化钛或氮化钽的金属氮化物。

MTJ结构136可以包括顺序堆叠(例如，在竖直方向V上)的第一磁性图案136a、隧道势垒图案136b和第二磁性图案136c。

在一种实施方式中，第一磁性图案136a可以用作具有固定磁化方向的固定层。在一种实施方式中，第一磁性图案136a可以包括固定图案、下铁磁图案、反铁磁耦合间隔物图案和上铁磁图案。在一种实施方式中，固定图案可以包括例如锰铁(FeMn)、锰铱(IrMn)、锰铂(PtMn)、氧化锰(MnO)、硫化锰(MnS)、碲锰(MnTe)、氟化锰(MnF₂)、氟化铁(FeF₂)、氯化铁(FeCl₂)、氧化铁(FeO)、氯化钴(CoCl₂)、氧化钴(CoO)、氯化镍(NiCl₂)、氧化镍(NiO)、铬(Cr)等。上铁磁图案和下铁磁图案中的每一者可以包括例如包括铁(Fe)、镍(Ni)或钴(Co)的铁磁材料。反铁磁耦合间隔物图案可以包括例如钌(Ru)、铱(Ir)或铑(Rh)。

在一种实施方式中，第二磁性图案136c可以用作具有可变磁化方向的自由层。在这种情况下，第二磁性图案136c可以包括铁磁材料，诸如铁(Fe)、钴(Co)、镍(Ni)、铬(Cr)和铂(Pt)等。第二磁性图案136c还可以包括硼(B)或硅(Si)。这些材料可以单独使用或者两种或更多种结合使用。在一种实施方式中，第二磁性图案136c可以包括复合材料，诸如CoFe、NiFe、FeCr、CoFeNi、PtCr、CoCrPt、CoFeB、NiFeSiB、CoFeSiB等。

隧道势垒图案136b可以位于第一磁性图案136a和第二磁性图案136c之间。因此，第一磁性图案136a和第二磁性图案136c可以不彼此直接接触。

在一种实施方式中，隧道势垒图案136b可以包括绝缘金属氧化物。在一种实施方式中，隧道势垒图案136b可以包括氧化镁(MgO_x)或氧化铝(AlO_x)。

中间电极116a可以包括诸如钛或钽的金属或者诸如氮化钛或氮化钽的金属氮化物。

上电极118a可以包括例如钨、铜、铂、镍、银、金等。在一种实施方式中，上电极118a可以包括钨。

覆盖层140可以共形地形成在第一结构138和第一绝缘中间层106的表面上。覆盖层140可以具有基本均匀的厚度。覆盖层140可以接触第一结构138的侧壁以保护第一结构138。覆盖层140可以包括例如氮化硅或氮氧化硅。

第一绝缘中间层106上的覆盖层140的上表面可以低于第一结构138的下表面。也就是说，覆盖层140的上表面可以包括凹槽，并且因此覆盖层140的上表面的凹槽可以由第一绝缘中间层106的上表面的凹槽形成或者在第一绝缘中间层106的上表面的凹槽中形成。覆盖层140的凹槽的高度可以被定义为从覆盖层140的上表面的最低部到第一结构138的下表面的水平面或平面的高度(在竖直方向V上)。覆盖层140的凹槽的高度可以被称为第一高度t1。

第二绝缘中间层142可以位于覆盖层140上。第二绝缘中间层142的上表面可以是基本平坦的。

第二绝缘中间层142可以填充第一结构138之间的空间。第二绝缘中间层142可以包括诸如氧化硅的氧化物。第二绝缘中间层142可以具有第一介电常数。在一种实施方式中，第一介电常数可以是3.9或更小。

第二绝缘中间层142可以包括例如通过高密度等离子体(HDP)-CVD工艺形成的氧化硅层。在HDP-CVD工艺中，可以通过重复执行沉积工艺和一些蚀刻工艺来形成沉积层。因此，当沉积层沉积至目标厚度或更大时，沉积层的上表面可以具有高平坦度。

在一种实施方式中，从第一结构138的下表面的平面到第二绝缘中间层142的上表面的高度t2(在竖直方向V上)可以大于第一高度t1的两倍。在一种实施方式中，第二绝缘中间层142的上表面可以比第一结构138的上表面高(例如，在竖直方向V上距离衬底100更远)。

第三绝缘中间层144可以直接接触第二绝缘中间层142。第三绝缘中间层144可以包括通过与用于形成第二绝缘中间层142的沉积工艺不同的沉积工艺形成的氧化物。

在一种实施方式中，第三绝缘中间层144可以包括低介电层。第三绝缘中间层144可以具有低于第一介电常数的第二介电常数。在一种实施方式中，第三绝缘中间层144可以具有大约3.5或更小的介电常数。

在一种实施方式中，第三绝缘中间层144可以包括氧化硅、氟化的氧化硅(SiOF)、碳掺杂氧化物等。在一种实施方式中，第三绝缘中间层144可以包括多孔氧化物。

在一种实施方式中，第三绝缘中间层144可以具有可以堆叠有多个低介电层的结构。

在一种实施方式中，覆盖层140上的绝缘层可以具有比氮化硅的介电常数低的介电常数。在一种实施方式中，在第二绝缘中间层142和第三绝缘中间层144之间可以不具有包括氮化硅的蚀刻停止层。

在一种实施方式中，第三绝缘中间层144的高度t4(在竖直方向V上)可以高于第二绝缘中间层142的位于第一结构138的顶表面上的部分(例如，第二绝缘中间层142的在竖直方向V上比第一结构138更远离衬底100的部分)的高度t3(在竖直方向V上)。

位线150可以穿过第三绝缘中间层144、第二绝缘中间层142和覆盖层140，并且位线150可以接触上电极118a。位线150可以在平行于衬底100的上表面的方向上纵向延伸。位线150的底表面可以接触在平行于衬底100的上表面的方向上布置(例如，间隔开)的多个上电极118a。

在一种实施方式中，位线150可以接触上电极118a的上表面和上侧壁。在这种情况下，覆盖层140可以不位于上电极118a的上表面和上侧壁上。位线150的最下表面可以比上电极118a的上表面低(例如，在竖直方向V上更靠近衬底100)。在一种实施方式中，上电极118a可以从位线150的最下表面(例如，在竖直方向V上)突出。

在一种实施方式中，位线150的下部宽度可以大于上电极118a的顶部宽度(例如，在水平方向H上测量的)。

位线150可以包括第二势垒图案150a和第二金属图案150b。

第二势垒图案150a可以包括例如诸如氮化钨、氮化钽、氮化钛的金属氮化物和/或诸如钽、钛等的金属。第二金属图案150b可以包括具有低电阻的金属，诸如钨、铜、铝等。

包括氧化硅的第二绝缘中间层142和第三绝缘中间层144可以位于位线150之间。在一种实施方式中，可以不在位线150之间形成包括氮化硅的蚀刻停止层。

这样，可以不在位线150之间形成介电常数高于氧化硅的介电常数的绝缘材料。另外，可以在位线150之间形成具有低介电常数的第三绝缘中间层144。因此，即使位线150之间的距离减小，也可以减小位线150之间的寄生电容。

图2是根据示例实施例的MRAM器件的截面图。

除了位线的形状之外，图2所示的MRAM器件可以与图1所示的MRAM器件基本相同。因此，可以主要描述位线。

参照图2，位线150可以接触上电极118a的上表面。在一种实施方式中，覆盖层140可以不形成在上电极118a的(例如，全部)上表面上。覆盖层140可以覆盖第一结构138的侧壁和第一绝缘中间层106。

在一种实施方式中，位线150的底表面可以与上电极118a的顶表面基本共面。

在一种实施方式中，位线150的下部宽度(例如，在水平方向H上测量的)可以等于或小于上电极118a的顶部宽度。

图3至图12是根据示例实施例的制造MRAM器件的方法中的各阶段的截面图。

参照图3，可以在衬底100上形成电路图案，并且可以形成下绝缘中间层102以覆盖电路图案。

可以在下绝缘中间层102的上部形成沟槽，并且可以在沟槽中形成下布线104。下布线104可以包括金属。

可以在下绝缘中间层102和下布线104上形成第一绝缘中间层106。可以形成下电极接触110以穿过第一绝缘中间层106。下电极接触110可以接触下布线104。

在一种实施方式中，可以进一步在下绝缘中间层102和第一绝缘中间层106之间形成蚀刻停止层。

为了形成下电极接触110，可以在第一绝缘中间层106上形成蚀刻掩模，并且可以使用蚀刻掩模对第一绝缘中间层106进行干法蚀刻以形成接触孔。可以通过诸如反应离子蚀刻工艺的化学蚀刻工艺来执行干法蚀刻工艺。

可以在接触孔和第一绝缘中间层106的表面上形成第一势垒层。可以在第一势垒层上形成第一导电层以填充接触孔。之后，可以将第一势垒层和第一导电层平坦化，直到暴露第一绝缘中间层106的上表面以形成填充接触孔的下电极接触110。下电极接触110可以包括第一势垒图案110a和第一导电图案110b。

参照图4，可以在第一绝缘中间层106和下电极接触110上顺序地形成下电极层112、MTJ层114和中间电极层116。可以在中间电极层116上顺序地形成上电极层118和粘附层120。可以在粘附层120在形成掩模图案130a。

MTJ层114可以包括顺序堆叠的第一磁性层114a、隧道势垒层114b和第二磁性层114c。

在一种实施方式中，可以不形成中间电极层116。

粘附层120可以促进掩模图案130a在粘附层120的上表面上的附着。在一种实施方式中，粘附层120可以包括诸如氮化硅、氮氧化硅等的氮化物。

掩模图案130a可以面向下电极接触110、位于下电极接触110上方或与下电极接触110对准。掩模图案130a可以具有柱状。在一种实施方式中，可以规则地布置多个掩模图案130a。在一种实施方式中，掩模图案130a可以包括氧化硅。

参照图5，可以使用掩模图案130a作为蚀刻掩模来各向异性地蚀刻粘附层120和上电极层118。各向异性蚀刻工艺可以包括反应离子蚀刻(RIE)工艺。当执行蚀刻工艺时，可以在中间电极层116上形成上电极118a和粘附层图案120a。

在一种实施方式中，可以在蚀刻工艺期间去除全部或部分掩模图案130a。

参照图6，可以使用包括上电极118a、粘附层图案120a和掩模图案130a的堆叠结构作为蚀刻掩模来顺序地蚀刻中间电极层116、MTJ层114和下电极层112。随后，可以通过过蚀刻来部分地蚀刻第一绝缘中间层106的上部。

通过蚀刻工艺，可以在第一绝缘中间层106上形成包括顺序堆叠的下电极112a、MTJ结构136、中间电极116a和上电极118a的第一结构138。在一种实施方式中，可以在第一绝缘中间层106的位于第一结构138之间的上表面上形成凹槽。

第一结构138可以接触下电极接触110，并且可以具有柱状。MTJ结构136可以包括顺序地堆叠的第一磁性图案136a、隧道势垒图案136b和第二磁性图案136c。

在一种实施方式中，第一结构138的侧壁可以是倾斜的，使得第一结构138的宽度随着向下(例如，随着在竖直方向V上与衬底100越加接近)而增大。在一种实施方式中，第一结构138的侧壁可以是竖直的(例如，第一结构138可以沿着其在竖直方向V上的高度具有恒定的宽度)。

在蚀刻工艺中，可以完全去除掩模图案130a和粘附层图案120a。在一种实施方式中，上电极118a的上部可以被部分蚀刻。

第一绝缘中间层106的上部可以通过蚀刻工艺被部分地蚀刻，并且可以减少第一结构138没有被彼此分开的缺陷。当执行蚀刻工艺时，第一绝缘中间层106的位于第一结构138之间的上表面可以低于第一结构138的下表面。

蚀刻工艺可以包括物理蚀刻工艺，例如离子束蚀刻(IBE)工艺。在一种实施方式中，蚀刻工艺可以包括例如氩离子溅射工艺。在一种实施方式中，在蚀刻工艺期间，用作蚀刻源的离子束的入射角可以被改变至少一次。

在一种实施方式中，可以执行用于蚀刻中间电极层116、MTJ层114和下电极层112的第一蚀刻工艺。中间电极层116、MTJ层114和下电极层112可以通过第一蚀刻工艺分开。在第一蚀刻工艺中，离子束可以相对于衬底100的上表面以大角度(例如，高于70度)入射。当执行第一蚀刻工艺时，溅射的金属材料可能再次沉积在图案化的结构的侧壁上。在第一蚀刻工艺之后，可以进一步执行用于去除再次沉积的金属材料的第二蚀刻工艺。在一种实施方式中，在第二蚀刻工艺中，离子束可以相对于衬底100的上表面以小角度(例如，70度或更小)入射。

这样，在第一蚀刻工艺和第二蚀刻工艺的每一者中，相对于衬底100的上表面具有入射角的离子束可以被提供在暴露的层的上表面上。

参照图7，可以在第一结构138和第一绝缘中间层106的表面上共形地形成覆盖层140。覆盖层140可以覆盖第一结构138的上表面和第一绝缘中间层106的上表面。

在一种实施方式中，覆盖层140可以形成为具有均匀的厚度。覆盖层140可以帮助保护第一结构138中的MTJ结构136的侧壁。

在一种实施方式中，可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成覆盖层140。覆盖层140可以包括例如氮化硅。

在一种实施方式中，形成在第一绝缘中间层106上的覆盖层140的上表面可以比第一结构138的下表面的平面(例如，由图7中的虚线表示的平面)低(例如，在竖直方向V上更靠近衬底100)，并且因此覆盖层140的上表面可以包括凹槽。在一种实施方式中，覆盖层140的上表面的凹槽可以由第一绝缘中间层106的上表面的凹槽形成。从覆盖层140的上表面的最低部或最低点到第一结构138的下表面的平面的高度(在竖直方向V上)可以是第一高度t1。

参照图8，可以在覆盖层140上形成第二绝缘中间层142。第二绝缘中间层142可以形成为填充第一结构138之间的空间。第二绝缘中间层142可以包括诸如氧化硅的氧化物。第二绝缘中间层142可以具有第一介电常数。

第二绝缘中间层142可以通过具有优异的间隙填充性质的沉积工艺形成。另外，沉积工艺可以是用于形成具有平坦的上表面的层的工艺，而与下结构无关。另外，在形成第二绝缘中间层142期间，可以不改变MTJ结构136的特性。在一种实施方式中，用于形成第二绝缘中间层142的沉积工艺可以在大约500℃或更低(例如，大约400℃或更低)的温度下执行。

在一种实施方式中，第二绝缘中间层142可以包括通过HDP-CVD工艺形成的氧化硅层。在HDP-CVD工艺中，可以通过重复执行沉积工艺和一些蚀刻工艺来形成沉积层。在HDP工艺期间的蚀刻中，可以部分地蚀刻沉积层的突出部分以使沉积层的上表面平坦。在一种实施方式中，当将沉积层沉积至目标厚度或更大时，沉积层的上表面可以具有高平坦度。

在一种实施方式中，从第一结构138的下表面的平面到第二绝缘中间层142的上表面的高度t2(在竖直方向V上)可以大于第一高度t1的两倍。

在一种实施方式中，第二绝缘中间层142的上表面可以高于第一结构138的上表面(例如，第二绝缘中间层142的上表面在竖直方向上可以比第一结构138的上表面到衬底100更远离衬底100)。

第二绝缘中间层142的上表面可以形成为平坦的，并且可以不执行平坦化工艺。

参照图9，可以在第二绝缘中间层142上形成直接接触第二绝缘中间层142的第三绝缘中间层144。

第三绝缘中间层144可以包括通过与用于形成第二绝缘中间层142的沉积工艺不同的沉积工艺形成的氧化物。

在一种实施方式中，第三绝缘中间层144可以包括低介电层。第三绝缘中间层144可以具有低于第一介电常数的第二介电常数。

在一种实施方式中，第三绝缘中间层144可以包括氧化硅、氟化的氧化硅(SiOF)、碳掺杂氧化物等。在一种实施方式中，第三绝缘中间层144可以包括多孔氧化物。

在一种实施方式中，第三绝缘中间层144可以通过堆叠多个低介电层来形成。

第三绝缘中间层144的介电常数可以低于第二绝缘中间层142的介电常数。在一种实施方式中，当第三绝缘中间层144的高度相对增加时，可以减小随后形成的位线之间的寄生电容。

在一种实施方式中，第三绝缘中间层144的高度t4(在竖直方向V上)可以高于第二绝缘中间层142的位于第一结构138的顶表面的平面上或上方的部分的高度t3。在一种实施方式中，可以提高减小寄生电容的效果。

参照图10，可以蚀刻第三绝缘中间层144、第二绝缘中间层142和覆盖层140以形成暴露上电极118a的沟槽146。

沟槽146可以具有在平行于衬底100的上表面的方向上延伸的线形。在平行于衬底100的上表面的方向上布置的多个上电极118a可以被沟槽146的底部暴露或在沟槽146的底部处暴露。

在一种实施方式中，沟槽146的下部宽度可以大于上电极118a的顶部宽度(在水平方向H上测量的)。在这种情况下，在形成沟槽146的工艺中，可以去除上电极118a的上表面和形成在上电极118a的上侧壁上的覆盖层140。在一种实施方式中，上电极118a的上表面和上侧壁可以在沟槽146的底部处暴露。在一种实施方式中，上电极118a的上部可以从沟槽146的底部或在沟槽146的底部处突出。

在一种实施方式中，参照图11，沟槽146的下部宽度可以等于或小于上电极118a的顶部宽度。在这种情况下，在用于形成沟槽146的工艺中，可以去除形成在上电极118a的上表面上的覆盖层140。因此，上电极118a的上表面可以被沟槽146的底部暴露。当形成图11所示的MRAM器件时，可以通过用于形成位线的后续工艺来制造图2所示的MRAM器件。

参照图12，可以在沟槽146中形成位线150。位线150可以包括第二势垒图案150a和第二金属图案150b。

在一种实施方式中，位线150可以接触上电极118a的上表面和侧壁。位线150的最下表面可以低于上电极118a的上表面。因此，上电极118a可以从位线150的最下表面突出或高于位线150的最下表面。

在一种实施方式中，位线150的下部宽度可以大于上电极118a的顶部宽度。

这样，可以不在位线150之间形成介电常数比氧化硅的介电常数高的绝缘材料，例如氮化硅。此外，可以在位线150之间形成低介电层，从而可以减小位线150之间的寄生电容。

图13是根据示例实施例的包括MRAM器件和逻辑器件的嵌入式装置的截面图。

参照图13，衬底100可以包括在其上形成有电阻存储器的第一区域和在其上形成有逻辑电路的第二区域。

MRAM器件可以形成在衬底100的第一区域上。在一种实施方式中，图2所示的MRAM器件可以形成在衬底100的第一区域上。在一种实施方式中，图1所示的MRAM器件可以形成在衬底100的第一区域上。

构成逻辑器件的电路图案可以位于衬底100的第二区域上。

在一种实施方式中，形成在衬底的第一区域上的一些元件可以相同地形成在衬底100的第二区域上。在一种实施方式中，下绝缘中间层102、下布线104、第一绝缘中间层106、覆盖层140、第二绝缘中间层142和第三绝缘中间层144可以形成在衬底100的第二区域上。下绝缘中间层102、下布线104、第一绝缘中间层106、覆盖层140、第二绝缘中间层142和第三绝缘中间层144可以分别与参照图1所示的那些部件基本上相同。

逻辑器件可以形成在衬底100的第二区域上，并且下电极接触110和第一结构138可以不被包括在第二区域中。在一种实施方式中，覆盖层140、第二绝缘中间层142和第三绝缘中间层144的上表面可以是基本平坦的。在一种实施方式中，位线150可以不形成在衬底100的第二区域上。

第四绝缘中间层160可以形成在衬底100的第一区域和第二区域上的第三绝缘中间层144和位线150上。第四绝缘中间层160可以包括氧化硅。

在衬底100的第二区域上，通路接触162可以穿过第四绝缘中间层160、第三绝缘中间层144、第二绝缘中间层142、覆盖层140和第一绝缘中间层106。通路接触162可以接触下布线104。在一种实施方式中，上布线可以进一步形成在通路接触162上。

在衬底100的第二区域上，第二绝缘中间层142、第三绝缘中间层144和第四绝缘中间层160可以位于覆盖层140上。覆盖层140上的绝缘层的介电常数可以低于氮化硅的介电常数。在一种实施方式中，可以不在第二绝缘中间层142和第三绝缘中间层144之间形成包括氮化硅的蚀刻停止层。

介电常数高于氧化硅的介电常数的绝缘材料可以不形成在通路接触162之间以及覆盖层140上的位线150之间。此外，具有低介电常数的第三绝缘中间层144可以位于通路接触162之间以及位线150之间。因此，可以减小通路接触162之间的寄生电容和位线150之间的寄生电容。因此，可以改善MRAM器件和逻辑器件的操作特性。

图14至图18是根据示例实施例的制造包括MRAM器件和逻辑器件的嵌入式装置的方法中的各阶段的截面图。

参照图14，可以在包括第一区域和第二区域的衬底100上形成电路图案。可以形成下绝缘中间层102以覆盖电路图案。可以在下绝缘中间层102中形成下布线104。

可以在下绝缘中间层102和下布线104上形成第一绝缘中间层106。

可以形成下电极接触110以穿过衬底100的第一区域上的第一绝缘中间层106。因此，下电极接触110可以仅形成在衬底100的第一区域上。

下电极接触110可以接触下布线104。在一种实施方式中，可以进一步在下绝缘中间层102和第一绝缘中间层106之间形成蚀刻停止层。

之后，可以在第一绝缘中间层106和下电极接触110上顺序地形成下电极层112、MTJ层114和中间电极层116。可以在中间电极层116上顺序地形成上电极层118和粘附层120。可以在粘附层120上形成掩模图案130a。

掩模图案130a可以面向下电极接触110或者与下电极接触110对准。在一种实施方式中，掩模图案130a可以仅形成在衬底100的第一区域上。

参照图15，可以使用掩模图案130a作为蚀刻掩模来各向异性地蚀刻粘附层120和上电极层118，以形成粘附层图案和上电极118a。可以使用包括上电极118a、粘附层图案和掩模图案的堆叠结构作为蚀刻掩模来顺序地蚀刻中间电极层116、MTJ层114和下电极层112。此外，可以通过过蚀刻来蚀刻第一绝缘中间层106的上部。蚀刻工艺可以与参照图5和图6所示的基本相同。

通过执行蚀刻工艺，可以在衬底100的第一区域上的第一绝缘中间层106和下电极接触110上形成包括顺序堆叠的下电极112a、MTJ结构136、中间电极116a和上电极118a的第一结构138。

可以去除衬底100的第二区域上的中间电极层116、MTJ层114和下电极层112。在一种实施方式中，在衬底100的第二区域上，可以暴露第一绝缘中间层106的上表面。

在蚀刻工艺中，可以部分地蚀刻第一绝缘中间层106的上部，并且可以减少第一结构138没有被彼此分开的缺陷。在蚀刻工艺之后，在衬底100的第一区域上，第一绝缘中间层106的位于第一结构138之间的上表面可以低于第一结构138的下表面的平面。因此，可以在第一绝缘中间层106的位于第一结构138之间的上表面上形成凹槽。另外，在衬底100的第二区域上，第一绝缘中间层106的上表面可以是基本平坦的。

参照图16，可以在第一结构138的表面和第一绝缘中间层106的表面上共形地形成覆盖层140。覆盖层140可以覆盖第一结构138的上表面和第一绝缘中间层106的上表面。

在一种实施方式中，在衬底100的第一区域中的第一绝缘中间层106上的覆盖层140的上表面可以低于第一结构138的下表面的平面，因此覆盖层140的上表面可以包括凹槽。从覆盖层140的上表面的最低部到第一结构138的下表面的平面的高度可以是第一高度t1。在一种实施方式中，形成在衬底100的第二区域上的覆盖层140的上表面可以是基本平坦的。

可以在覆盖层140上形成第二绝缘中间层142。第二绝缘中间层142可以形成为填充第一结构138之间的空间。第二绝缘中间层142可以包括诸如氧化硅的氧化物。第二绝缘中间层142可以具有第一介电常数。

用于形成覆盖层140和第二绝缘中间层142的工艺可以与参照图7和图8所示的工艺基本相同。

参照图17，可以直接在第二绝缘中间层142上形成第三绝缘中间层144。第三绝缘中间层144可以包括通过与用于形成第二绝缘中间层142的沉积工艺不同的沉积工艺形成的氧化物。

在一种实施方式中，第三绝缘中间层144可以包括低介电层。第三绝缘中间层144可以具有低于第一介电常数的第二介电常数。

用于形成第三绝缘中间层144的工艺可以与参照图9所示的工艺基本相同。

可以蚀刻第三绝缘中间层144、第二绝缘中间层142和覆盖层140以形成暴露上电极118a的上表面的沟槽。可以在沟槽中形成位线150。位线150可以包括第二势垒图案150a和第二金属图案150b。

在一种实施方式中，用于形成沟槽的工艺可以与参照图11所示的工艺基本相同。在这种情况下，可以通过后续工艺在衬底100的第一区域上形成图2所示的MRAM。

在一种实施方式中，用于形成沟槽的工艺可以与参照图10所示的工艺基本相同。在这种情况下，可以通过后续工艺在衬底100的第一区域上形成图1所示的MRAM器件。

参照图18，可以在第三绝缘中间层144上形成第四绝缘中间层160。之后，可以蚀刻衬底100的第二区域上的第四绝缘中间层160、第三绝缘中间层144、第二绝缘中间层142、覆盖层140和第一绝缘中间层106，以形成暴露下布线104的通孔。可以在通孔中形成通路接触162。

为了形成通路接触162，可以在通孔和第四绝缘中间层160的表面上形成势垒层，并且可以在势垒层上形成金属层以填充通孔。之后，可以将势垒层和金属层平坦化，直到暴露第四绝缘中间层160的表面以在通孔中形成通路接触162。因此，通路接触162可以包括第三势垒图案162a和第三金属图案162b。

通过总结和回顾，可以高度集成MRAM器件，并且位线之间的寄生电容可能增加。因此，一些MRAM器件的操作特性可能会降低。

一个或更多个实施例可以提供具有优异的操作特性的MRAM器件。

一个或更多个实施例可以提供具有优异的操作特性的嵌入式装置。

在MRAM器件中，可以减小位线之间的寄生电容。因此，MRAM器件可以具有优异的电特性。

如上所述，可以制造包括MRAM器件和逻辑器件的嵌入式装置。在嵌入式装置中，介电常数高于氧化硅的介电常数的绝缘材料可以不被包括在通路接触162之间以及覆盖层140上的位线150之间。因此，可以降低通路接触162之间以及位线150之间的寄生电容。

MRAM器件可以被用作诸如移动装置、存储卡和计算机的电子产品中包括的存储器。

本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅以一般性和描述性意义来使用和解释他们，而不是出于限制的目的。在某些情况下，对于本领域普通技术人员来说显而易见的是，在递交本申请时，结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将理解的是，在不脱离如所附权利要求阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。