具有分层电极的磁性存储器器件和制造方法
阅读说明：本技术 具有分层电极的磁性存储器器件和制造方法 (Magnetic memory device with layered electrodes and method of manufacture ) 是由 J.布罗克曼 C.普尔斯 S.吴 C.韦甘德 T.拉曼 D.奥埃莱特 A.史密斯 P. 于 2019-05-29 设计创作，主要内容包括：公开了具有分层电极的磁性存储器器件和制造方法。一种存储器器件制造方法,所述存储器器件包括第一电极,所述第一电极具有包括钛和氮的第一导电层,以及在第一导电层上的包括钽和氮的第二导电层。所述存储器器件此外在第一电极上包括磁性隧道结(MTJ)。在一些实施例中,第一导电层的邻近于与第二导电层的界面的至少一部分包括氧。(Magnetic memory devices having layered electrodes and methods of manufacture are disclosed. A memory device manufacturing method includes a first electrode having a first conductive layer including titanium and nitrogen, and a second conductive layer including tantalum and nitrogen over the first conductive layer. The memory device further includes a Magnetic Tunnel Junction (MTJ) on the first electrode. In some embodiments, at least a portion of the first conductive layer adjacent to the interface with the second conductive layer comprises oxygen.)
背景技术
过去数十年，特征大小缩减已是对于工业尺度半导体工艺开发的重要焦点。缩放至更小的尺寸使能够实现每芯片更高密度的功能元件、更小的芯片、以及还有降低的成本。然而，随着行业逼近传统缩放的物理限制，寻求能提供新功能性的非传统类型的器件正变得日益重要。一个这样的示例是基于磁性隧道结（MTJ）的垂直磁性随机存取存储器（MRAM）器件。
嵌入式垂直MRAM可提供经改善的能量和计算效率，以及存储器非易失性。然而，对与周围的逻辑电路完全集成的高产出MRAM阵列进行组装是艰难的技术挑战。
具体实施方式
描述了具有分层电极的基于磁性隧道结（MTF）的存储器器件及其制造方法。本文中所述的公开内容呈现了对于如下特定挑战的新解决方案：通过使用促进合期望的器件产出和性能特性的分层的底电极接触结构来将包括磁性隧道结的磁性随机存取存储器（MRAM）阵列集成到周围的逻辑电路中，而仍允许从半导体晶圆的所选的区中干净地移除分层的底电极接触结构。在以下描述中，阐明了众多具体细节，诸如新颖的结构方案和详细的制造方法，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，以较少的细节描述了众所周知的特征、诸如与嵌入式存储器相关联的晶体管操作和开关操作，以便不会没有必要地使本公开内容的实施例模糊。此外，要理解的是，图中所示的各种实施例是说明性的表示并且不一定是按比例绘制的。
还可以在以下描述中使用某种术语以仅仅用于参照的目的，并且因而不意图是限制性的。例如，诸如“上部”、“下部”、“上方”和“下方”之类的术语是指所参照的附图中的方向。诸如“前方”、“背部”、“后方”和“侧边”之类的术语描述了通过参考对所讨论的组件进行描述的文本和相关联的附图而被弄清的一致但是任意的参照系内的组件的部分的定向和/或位置。这样的术语可以包括以上特别提及的词语、其派生词以及类似含义的词语。
在一些实例中，在以下描述中，以框图形式、而不是详细地示出了众所周知的方法和设备，以避免使本公开内容模糊。贯穿本说明书对“一实施例”或“一个实施例”或“一些实施例”的提及意味着结合该实施例所描述的特定特征、结构、功能或特性被包括在本公开内容的至少一个实施例中。因而，短语“在一实施例中”或“在一个实施例中”或“一些实施例”在贯穿本说明书的各处的出现不一定指代公开内容的相同实施例。此外，在一个或多个实施例中，特定的特征、结构、功能或特性可以用任何合适的方式被组合。例如，在与两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例组合。
如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文另行清楚地指示。还将理解的是，如本文中所使用的术语“和/或”是指并且包括相关联的所列出的项中一个或多个的任何和全部可能的组合。
术语“被耦合的”和“被连接的”连同其派生词可以在本文中被使用以描述在组件之间的功能性或结构性关系。应当理解的是，这些术语不意图作为针对彼此的同义词。相反，在特定实施例中，可以使用“被连接的”来指示两个或更多个元件彼此直接物理、光学和/或电气接触。“被耦合的”可以用于指示两个或更多元件彼此直接或间接地（在它们之间具有其它居间元件）物理或电气接触，和/或两个或更多元件与彼此协作或交互（例如，如在起因中的效果关系）。
如本文中所使用的术语“之上”、“之下”、“之间”和“其上”指代一个组件或材料相对于其它组件或材料的相对定位，其中这样的物理关系是值得注意的。例如，在材料的上下文中，一材料或被布置在另一材料之上或之下的材料可以直接接触，或可具有一个或多个居间材料。此外，被布置在两材料之间的一材料可以直接接触所述两个层，或可以具有一个或多个居间层。相比之下，第二材料“上”的第一材料直接接触该第二材料/材料。在组件组装的上下文中，将做出类似的区分。如贯穿本说明书以及在权利要求书中所使用的，通过术语“其中的至少一个”或“其中的一个或多个”所连接的项的列表可意指所列项的任何组合。
如贯穿本说明书以及在权利要求书中所使用的，通过术语“其中的至少一个”或“其中的一个或多个”所连接的项的列表可意指所列项的任何组合。
除非在其使用的显式上下文中另行指定，否则术语“大体上相等”、“大约相等”和“近似相等”意指在这样描述的两个事物之间仅仅存在偶然的变化。在本领域中，这样的变化通常不多于预定目标值的+/-10%。
MTJ器件充当存储器器件，其中MTJ器件的电阻在高电阻状态和低电阻状态之间切换。由通过隧道势垒所分离的自由磁体和固定磁体之间的相对磁化定向来限定MTJ器件的电阻状态。当自由磁体和固定磁体的磁化具有处于相同方向中的定向的时候，MTJ器件被称为处于低电阻状态中。相反，当自由磁体和固定磁体的磁化各自具有处于与彼此相反的方向中的定向的时候，MTJ器件被称为处于高电阻状态中。
随着MTJ器件缩放，对于适合经缩放的单元大小的更小存储器元件的需要已经驱动行业处于垂直MTJ（pMTJ）的方向上。基于pMTJ的存储器器件具有固定磁体和自由磁体，所述固定磁体和自由磁体各自具有相对于自由磁体的平面垂直的磁各向异性。通过如下而在pMTJ器件中引起电阻切换：使临界量的自旋极化电流通过pMTJ器件，使得影响自由磁体的磁化定向，以与固定磁体的磁化对准。通过已知为自旋矩转移的现象而引起影响磁化的动作，其中来自自旋极化电流的矩被给予自由磁体的磁化。通过改变电流的方向，自由磁体中的磁化方向可以相对于固定磁体中的磁化方向被反转。由于自由磁体不需要自旋极化电流的恒定源来维持磁化方向，所以pMTJ器件的电阻状态被保留，甚至在没有电流流过pMTJ器件的时候。出于此原因，MTJ器件属于已知为非易失性存储器的一类存储器。
本公开内容的实施例描述了分层的底电极接触结构以及制造方法，其同时解决对于制造pMTJ器件阵列而言必要的若干技术挑战。一个这样的挑战是要选择能够促进具有强FCC<111>晶体结构和强垂直磁各向异性的固定磁体的沉积的底电极接触结构和制造方法。这对于实现阵列中的pMTJ器件中的高隧穿磁阻比率（TMR）以及对于具有低切换电压和具有低写入误差率（WER）的高效电气切换pMTJ器件而言是合期望的。
另一挑战是要选择减小在pMTJ器件的侧边上的导电残余材料的量的底电极接触结构和制造方法。这对于最小化器件侧壁短路和实现高pMTJ器件阵列产出而言是必要的。另一挑战是要选择一种底电极接触结构和制造方法，其允许从其中底电极接触结构不被期望的晶圆的非存储器区以及从存储器区干净并且无损伤地移除底电极接触结构以使pMTJ器件绝缘。对于维持pMTJ器件阵列正被***到其中的现有逻辑电路的高产出而言，无损伤地移除底电极接触结构是合期望的。
在本公开内容的实施例中，存储器器件包括分层的第一电极结构，其具有包括钛和氮的第一导电层，以及在第一导电层上的包括钽和氮的第二导电层。钛和氮的第一层是易于通过合适的蚀刻过程从衬底移除的导电材料，并且第一层还是在pMTJ器件的形成期间用作蚀刻停止的合适材料。钽和氮的第二层是优于第一层的薄层，用于促进具有强FCC<111>晶体纹理和强垂直磁各项异性的pMTJ固定层的后续沉积。出于实际原因，第二层可具有大体上小于第一层厚度的厚度。这样的考虑允许在第一层的蚀刻完成时向端点的pMTJ器件蚀刻。第一层被选择成对于减少器件侧壁短路以及对于易于从晶圆的非存储器区移除而言是更有利的，而第二层对于促进强FCC<111>晶体结构和强垂直各向异性而言是更有利的。出于实际原因，第一层可具有相对厚以确保pMTJ器件蚀刻不穿透它的厚度。该考虑允许pMTJ器件蚀刻可以被保护以免穿透第一层以及损伤在非存储器区中的晶圆上的底层CMOS互连层和电路。
存储器器件此外在第一电极上包括垂直磁性隧道结（pMTJ），其中pMTJ包括固定磁体、自由磁体、以及在自由磁体与固定磁体之间的隧道势垒，以及在pMTJ上的第二电极。在一个实施例中，第一层可以具有立方晶体结构，其具有柱状晶粒结构和晶状纹理。然而，包括非晶材料的第二导电层可掩蔽底层第一导电层的不期望的晶体纹理，并且呈现更兼容于如下的表面：pMTJ堆叠的最底部的层的生长以具有FCC<111>晶体纹理和强垂直磁各向异性。在实施例中，第一导电层的邻近于与第二导电层的界面的至少一部分此外包括氧。由于如以下将被描述的制造方案的性质，可出现氧的存在。
图1A图示了根据本公开内容的实施例的存储器器件100的横截面图示。存储器器件100包括底电极102，所述底电极102具有包括钛和氮的第一导电层101，以及在导电层101顶部包括钽和氮的第二导电层103。存储器器件100此外在底电极102上包括磁性隧道结（MTJ）104。在实施例中，MTJ 104包括自由磁体108、隧道势垒110、和固定磁体112，如在图1B和1C中以一般化形式所描绘的。存储器器件100此外在MTJ 104上包括第二电极、诸如顶电极120。
在实施例中，导电层101包括诸如TiN之类的材料，其中TiN具有多定向立方晶体晶格纹理以及柱状晶粒结构。在一个实施例中，TiN具有<001>纹理。在其它示例中，TiN中的每一个柱状晶粒中的多种多样的相位、诸如<110>、<111> 或<221>也是可能的。
在说明性的实施例中，导电层101中的多个柱状晶粒结构具有大体上共平面的最上表面。
在一些示例中，导电层101的邻近于与第二导电层103的界面105的至少一部分包括氧。取决于实施例，氧可以跨导电层101的宽度WE1连续地延伸。在一个实施例中，导电层101的一些部分与导电层103直接相邻，在中间没有氧。
在实施例中，导电层103包括诸如氮化钽之类的材料，其对于促进pMTJ堆叠中后续磁性固定层的高品质FCC<111>晶体结构和强磁性垂直各向异性而言是有利的。在一些示例中，导电层103的邻近于与MTJ 104的最低层的界面107的至少一部分包括氧。取决于实施例，氧可以跨导电层101的宽度WE2连续地延伸。在一些实施例中，导电层103的一些部分与MTJ 104的最低层直接相邻，在中间没有氧。在实施例中，导电层103的邻近于与MTJ 104的最低层的界面107的一部分中的氧的量与导电层101的邻近于与第二导电层103的界面的部分中的氧的量相比大体上更小。这样的差异可由如以下将进一步讨论的电极的制造性质引起。
在实施例中，导电层101具有比导电层101的厚度更大的厚度。导电层101具有在10nm和30nm之间的厚度，并且导电层103具有在1nm和5nm之间的厚度。在1nm和5nm之间的厚度足够厚，以掩蔽底层材料的立方<001>晶体纹理。在实施例中，当导电层103包括诸如TaN之类的材料的时候，导电层101还充当蚀刻停止层。
在说明性实施例中，导电层101具有通过第一宽度WE1被分离的第一侧壁101A和相对的第二侧壁101B，并且导电层103具有通过第宽度WE2被分离的第一侧壁103A和相对的侧壁103B。如所示的，WE2小于WE1，并且侧壁101A横向地超出侧壁103A而延伸，并且侧壁101B横向地超出侧壁103B而延伸。如所图示的，侧壁101A和101B相应地横向超出侧壁103A和103B以宽度WS地延伸。在一些实施例中，宽度WS范围在20nm-50nm之间。
如所示的，导电层103在导电层101的第一部分上，并且存储器器件101此外相应地在第一导电层101的第二和第三部分101C和101D上包括封装层150。封装层150具有在10nm和30nm之间的厚度WEL。在说明性的实施例中，封装层150具有在导电层部分101C上和导电层部分101D上的最低部分。封装层150的最低部分具有宽度WS。WS可以等于WEL或大于WEL。
封装层150还与侧壁103A和103B相邻，与MTJ 104的侧壁104A、104B相邻，并且与顶电极120的侧壁相邻。如所图示的，封装层150的一部分在顶电极102上，并且在第二电极120与MTJ 104之间的界面109之上。
存储器器件100在导电层101下方的导电封盖122上。导电封盖122具有宽度WE3。宽度WE3可以大于或小于导电层101的宽度WE1。在一些实施例中，导电封盖122具有宽度WE3，所述宽度WE3被设计成大于宽度WE1以保护下方的导电互连130。导电封盖122与蚀刻停止层124相邻。在实施例中，导电封盖122包括诸如钽、氮化钽、钨、氮化钛或钛之类的材料。导电封盖122。蚀刻停止层124可以包括诸如氮化硅、碳化硅或掺杂了碳的氮化硅之类的介电材料。
图1B图示了一横截面视图，其描绘了MTJ 104的自由磁体108具有与固体磁体112中的磁化方向（通过箭头154的方向所标示）反平行的磁化方向（通过箭头156的方向所标示）。当自由磁体108中的磁化方向156与固定磁体112中的磁化方向154相反（反平行）的时候，MTJ 104被称为处于高电阻状态中。
相反，图1C图示了一横截面视图，其描绘了MTJ 104的自由磁体108具有与固体磁体112中的磁化方向（通过箭头154的方向所标示）平行的磁化方向（通过箭头156的方向所标示）。当自由磁体108中的磁化方向156与固定磁体112中的磁化方向154平行的时候，MTJ104被称为处于低电阻状态中。
在实施例中，自由磁体108包括磁性材料，诸如Co、Ni、Fe或这些材料的合金。在实施例中，自由磁体108包括磁性材料，诸如CoB、FeB、CoFe和CoFeB。在实施例中，MTJ 104的自由磁体108包括诸如CoFe、CoFeB、FeB之类的合金，其掺杂有钨、钽、或钼，用于促进高垂直各向异性。在实施例中，MTJ 104的自由磁体108包括诸如CoFe、CoFeB、FeB之类的合金，其具有一层或多层钨、钽或钼，用于促进高垂直各向异性。在实施例中，自由磁体108具有针对MTJ器件的在0.9nm-3.0nm之间的厚度。
在实施例中，隧道势垒110由适合用于允许具有多数自旋的电子电流通过隧道势垒110的材料组成，而至少在某种程度上阻碍具有少数自旋的电子电流通过隧道势垒110。因而，隧道势垒110（或自旋过滤器层）还可以被称为用于特定自旋定向的电子电流的隧穿层。在实施例中，隧道势垒110包括诸如但不限于氧化镁（MgO）或氧化铝（Al2O3）的材料。在实施例中，包括MgO的隧道势垒110具有如下晶体定向：所述晶体定向为（001）并且与隧道势垒110下方的自由磁体108以及在隧道势垒110上方的固定磁体晶格匹配。在实施例中，隧道势垒110是MgO，并且具有在1nm到2nm的范围中的厚度。在实施例中，包括Co100-x-yFexBy的自由磁体108与包括MgO的隧道势垒110高度晶格匹配。使自由磁体108与隧道势垒110的晶体结构晶格匹配使能实现MTJ 104中的高隧穿磁阻比率（TMR）的比率。
在实施例中，固定磁体112包括具有充分垂直的磁化的磁性材料。在实施例中，MTJ104的固定磁体112包括诸如CoFe、CoFeB、FeB之类的合金，其掺杂有钨、钽、或钼，用于促进高垂直各向异性。在实施例中，MTJ 104的自由磁体108包括诸如CoFe、CoFeB、FeB之类的合金，其具有一层或多层钨、钽或钼，用于促进高垂直各向异性。在实施例中，固定磁体112具有在1nm-3nm之间的厚度。在另外的实施例中，存在高各向异性的Co/Pt或Co/Ni或Co/Pd多层和/或合金的附加层，用于提供对诸如CoFe、CoFeB或FeB之类的合金的进一步的垂直各向异性提升。在另外的实施例中，钌和铱的薄层可以用于反铁磁性地耦合Co/Pt或Co/Ni或Co/Pd多层和/或合金，用于形成合成的反铁磁性结构，其最小化撞击在自由层108上的杂散磁场。
要领会的是，磁性和非磁性***物的许多附加层通常被使用在一般化的pMTJ堆叠内部的各种定位处，以用于众多目的，诸如阻断扩散、增强膜结晶度和纹理，以及铁磁性或反铁磁性地将两个磁性层耦合在一起。
再次参考图1A，在实施例中，顶电极120包括诸如Ta或W或TiN之类的材料。在实施例中，顶电极120具有在5nm-70nm之间的厚度。
在实施例中，导电互连130包括势垒层130、诸如钽或氮化钽，以及填充金属130B、诸如铜、钨。
在实施例中，衬底160包括合适的半导体材料，诸如但不限于单晶硅、多晶硅和绝缘体上的硅（SOI）。在另一实施例中，衬底160包括其它半导体材料，诸如锗、硅锗或合适的III-N族或III-V族化合物。在说明性实施例中，衬底160包括在诸如但不限于单晶硅、多晶硅、硅锗、或合适的III-N族或III-V族化合物的半导体材料上方的介电材料层。诸如MOSFET晶体管和存取晶体管之类的逻辑器件可以被形成在衬底160上。诸如存取晶体管之类的逻辑器件可以与诸如SOT存储器器件之类的存储器器件集成，以形成嵌入式存储器。包括磁性存储器器件和逻辑MOSFET晶体管的嵌入式存储器可以被组合以形成功能集成电路、诸如芯片上系统。
图2是包括第一区200以及与第一区200相邻的第二区250的集成电路结构的横截面图示。在实施例中，第一区200包括多个晶体管，并且第二区250包括多个存储器器件，其中每个存储器器件与单个晶体管耦合。在说明性实施例中，第一区200包括晶体管210，以及与晶体管210的一个端子耦合的导电互连230。其它导电互连（未被示出）可以与晶体管212的其它端子耦合。晶体管210和导电层230被介电材料140围绕。蚀刻停止层124在导电互连230以及介电材料140上方。
第二区包括在导电互连130上方的存储器器件100。如所示出的，导电互连130与晶体管212的一个端子电耦合。在实施例中，导电互连130与晶体管212的漏极端子耦合。其它导电互连（未被示出）可以与其它剩余的端子、诸如晶体管210的源极端子和栅极端子耦合。第二区此外包括在导电互连130上方并且在介电材料140上方的蚀刻停止层124。蚀刻停止层124在第一区200与第二区250之间是连续的。在实施例中，介电材料140还在第一区200与第二区250之间是连续的。在一个实施例中，导电互连230与130中的每一个具有共平面或大体上共平面的最上部分。在一个这样的实施例中，蚀刻停止层124相应地在第一和第二区200和250中在相同的平面上，如所示出的。
导电封盖122在第二导电互连130上，与蚀刻停止层124相邻。导电封盖、诸如导电封盖122可以或可以不存在于第一区200中的导电互连230上方。
第一区200此外包括在导电互连230上的导电互连240，用于形成互连金属化结构。在一些实施例中，导电互连240可具有与电极结构102、MTJ 104和顶电极120以及封装层150的组合高度大体上相等的高度，如图2中所示。在说明性实施例中，导电互连240的一部分与导电互连230上方的蚀刻停止层124相邻。导电互连240由介电材料220围绕，如所示出的。介电材料220可以相应地在第一和第二区200与250之间连续地延伸，如所图示的。
第一区200可以此外包括在导电互连240上的另一导电互连245。存储器器件100可以此外包括通过封装层150与顶电极120耦合的导电互连270，如所示出的。
在实施例中，导电互连230、240、245和270与导电互连130相同或大体上相同。在一个实施例中，导电互连230包括势垒层230A和填充金属230B，导电互连240包括势垒层240A和填充金属240B，导电互连245包括势垒层245A和填充金属245B，并且导电互连270包括势垒层270A和填充金属270B，如所示出的。
图3A-3O图示了横截面视图，其表示用于在第一区350中制造存储器器件以及在第二区300中制造与存储器器件相邻的导电互连的方法中的各种操作。
图3A图示了由在存储器区350中在衬底160上方形成的介电材料140所围绕的导电互连130，以及第二区300中的导电互连230。图3A此外图示了在导电互连130、230上方以及在介电材料140上方的蚀刻停止层124，其在存储器区与第二区之间连续地延伸。在实施例中，第二区可以是如下一区：在其中可以制造诸如晶体管之类的集成电路组件。在一些实施例中，通过镶嵌（damascene）或双镶嵌过程而将导电互连130和230形成在跨区300和350二者延伸的介电材料140中。在实施例中，导电互连130、230相应地包括势垒层130A、230A，以及填充金属130B、230B。在一些示例中，势垒层130A、230A包括诸如氮化钽或钌之类的材料。在一些示例中，填充金属130B和230B包括诸如铜或钨之类的材料。在其它示例中，当利用除了铜之外的材料的时候，通过使用删减蚀刻过程来制造导电互连130和230。在实施例中，介电层140包括诸如但不限于二氧化硅、氮化硅、碳化硅、或掺杂了碳的氧化硅的材料。介电层140可以具有最上的表面，所述最上的表面与导电互连130和230的最上表面大体上共平面，如所图示的。在一些实施例中，导电互连130和230各自电连接到分离的电路元件、诸如晶体管（没有被示出）。
图3B图示了在存储器区350中的导电互连130之上的蚀刻停止层124中形成了开口之后在图3A中的结构的横截面视图。在实施例中，在蚀刻停止层124上方形成掩模（没有被示出）。掩模可以经光刻图案化。在实施例中，通过使用掩模来使蚀刻停止层124图案化，用于形成开口302。作为图案化过程的示例，可以通过等离子体蚀刻过程选择性地向导电互连130和介电材料140蚀刻所述蚀刻停止层124。当开口302具有比导电互连130的宽度更窄的宽度的时候，于是蚀刻过程不暴露介电材料140。在说明性的实施例中，开口302具有比导电互连130更宽的宽度。开口302限定将在后续操作中形成的导电封盖的宽度。在一些实施例中，有利的是具有比导电互连130的宽度更宽的开口，使得后续将形成的导电封盖可以在下游处理操作期间充当蚀刻停止部。
图3C图示了在开口302中形成了导电封盖层306之后在图3B中的结构的横截面视图。在一些示例中，通过使用物理气相沉积过程或等离子体增强的化学气相沉积（PECVD）过程来沉积导电封盖层306。在实施例中，导电封盖层306被毯式沉积在导电互连130上的开口302中，以及被沉积在介电材料140的部分上，如所示出的。导电封盖层306可以包括与导电封盖122的材料相同或大体上相同的材料。
图3D图示了在存储器中以及在第二区中从蚀刻停止层124上方使导电封盖层306平面化了之后图3C的结构。在实施例中，平面化过程包括化学机械抛光过程。在一个示例中，抛光过程从蚀刻停止层124上方移除导电封盖层306，并且留一部分的导电封盖层306在开口302中以形成在导电互连130上方的导电封盖122。
图3E图示了在导电封盖122上以及在蚀刻停止层124上形成了导电层304之后图3D的结构。在实施例中，导电层304包括诸如TiN之类的材料，所述TiN具有多定向立方晶体晶格纹理以及柱状晶粒结构。虚线306内部的区的增强横截面视图图示了包括诸如TiN之类的材料的导电层304中的柱状晶粒304A、304B。每个柱状晶粒304A、304B的相应的最上表面304C和304D不是平滑或共平面的，如所沉积的那样。在一些示例中，通过使用物理气相沉积过程或等离子体增强的化学气相沉积（PECVD）过程来沉积导电层304。
图3F图示了在导电层304的平面化之后图3E的结构。在实施例中，平面化过程包括化学机械抛光过程。在一个示例中，抛光过程移除导电层304的最上部分。在实施例中，导电层304包括TiN。在一个这样的实施例中，虚线303内部的区的增强横截面视图图示了在平面化之后相应地柱状晶粒304A、304B的共平面或大体上共平面的最上表面304C和304D。在一些实施例中，在平面化过程之后，导电层304的最上表面具有小于1nm的不均匀性。当在平面化过程之后从真空环境被移除的时候，由于存在氛围氧307，导电层304的最上表面可变得氧化。
图3G图示了在导电层304的经平面化的表面上形成了导电层305之后图3H的结构。在实施例中，导电层304的最上表面被暴露于预沉积清除过程，以移除导电层304的任何氧化部分。在一些实施例中，导电层304的经氧化的部分保留。在说明性实施例中，导电层305包括诸如TaN之类的材料。在一个这样的实施例中，TaN导电层305被沉积到在1nm和5nm之间的厚度，以掩蔽底层TiN层的不利晶体纹理。在实施例中，导电层305被暴露于非真空环境。在一些这样的实施例中，由于存在氛围氧309，导电层305的最上表面可具有变得氧化的部分。在其它实施例中，如果在形成了导电层305之后原地沉积MTJ材料层堆叠，则导电层305的最上部分可不变得氧化。
图3H图示了在衬底160之上形成了pMTJ材料层堆叠360之后图3G的结构。在实施例中，MTJ材料层堆叠306包括各种固定的磁性层、隧道势垒层、以及包括一层或多层的自由磁性层的自由磁性结构。在实施例中，MTJ材料层堆叠360还包括磁性和非磁性***物的各种附加层，其通常被使用在MTJ材料层堆叠360内部的各种定位处，以用于众多目的，诸如阻断扩散、增强膜结晶度和纹理，以及铁磁性或反铁磁性地将两个磁性层耦合在一起。
图3I图示了在存储器区350中在导电层320上形成了掩模362之后图3H的结构。在一些实施例中，通过光刻过程形成掩模362。在其它实施例中，掩模362包括已经被图案化的介电材料。掩模362限定后续将被形成的MTJ的大小。
图3J图示了在MTJ材料层堆叠360的图案化和蚀刻之后图3I的结构。在实施例中，图案化过程首先包括通过等离子体蚀刻过程来蚀刻导电层320以形成顶电极120。
在实施例中，等离子体蚀刻过程然后继续以图案化MTJ材料层堆叠360的其余层，以形成MTJ 104。在一个实施例中，等离子体蚀刻过程蚀刻MTJ材料层堆叠360中的各层，以形成自由磁体108、隧道势垒110和固定磁体112。等离子体蚀刻过程然后用于往具有与MTJ104的宽度WMTJ大体上相同的宽度的导电层103中蚀刻导电层305。形成导电层103暴露导电层304。在说明性实施例中，导电层304被用作蚀刻停止层。在一个实施例中，从第二区300完全地移除MTJ材料层堆叠360和导电层305。在一些实施例中，取决于蚀刻参数，MTJ 104可具有侧壁，所述侧壁在蚀刻过程期间变成锥形，如通过虚线325所指示的。
图3K图示了在形成了封装层150之后图3J的结构。在实施例中，封装层150被毯式沉积在导电层304上，MTJ 104的侧壁上，以及顶电极120的最上表面上和侧壁上。封装层150被设计成在后续的处理操作期间保护MTJ 104中的层。在一些实施例中，可以共形地沉积封装层150。在其它实施例中，导电层304上以及顶电极120的最上表面上的封装层150的部分具有比MTJ 104的侧壁上以及顶电极120的侧壁上的部分更大的厚度。封装层150被沉积到在10nm和30nm之间的厚度。
在一些示例中，通过使用化学气相沉积（CVD）过程或等离子体增强的化学气相沉积（PECVD）过程来沉积封装层150。
图3L图示了在蚀刻了封装层150以及蚀刻了导电层304以形成经图案化的导电层101之后图3K的结构。在实施例中，牺牲层被沉积在封装层150之上，并且在存储器区中在MTJ 104之上的牺牲层上形成掩模。在实施例中，封装层150的部分以及牺牲层被蚀刻以形成经图案化的封装层150。在说明性的实施例中，经图案化的封装层150的横向延伸的部分限定导电层101的宽度。如所示出的，在逻辑区300中，以及在未被经图案化的封装层150掩蔽的存储器区350的部分中，相对于蚀刻停止层124来选择性地蚀刻导电层101。当导电封盖122比MTJ 104 WMTJ和经图案化的封装层150的最低横向部分的组合宽度更宽的时候，导电封盖122充当蚀刻停止部并且保护底层导电互连130。在蚀刻过程之后，移除牺牲层和掩模。
图3M图示了在经图案化的封装层150上以及在蚀刻停止层124上沉积了介电材料340、继之以形成了掩模366之后图3L的结构。在说明性实施例中，介电材料340还被沉积在导电封盖122的被暴露的部分上。介电材料340包括与介电材料140相同或大体上相同的材料，并且可以被毯式沉积。在一些示例中，在沉积之后使介电材料340平面化，以促进下游光刻过程。在一个实施例中，平面化过程不暴露MTJ 104上方的经图案化的封装层150。在第二区300中，掩模366提供开口368。在说明性的实施例中，掩模366中的开口368大体上在导电互连230上方。
图3N图示了在用于蚀刻介电材料340以在第二区中的介电材料340中形成开口369的过程之后图3M的结构。在实施例中，蚀刻过程利用等离子体蚀刻过程。等离子体蚀刻过程首先移除介电材料340，并且随后对蚀刻停止层124的所暴露部分进行蚀刻以形成开口369。在说明性实施例中，等离子体蚀刻暴露底层导电互连230的最上部分。
图3O图示了在第二区中的介电材料340中的开口369中形成导电互连370的过程之后图3N的结构。如所示出的，导电互连370的部分与第二区中的蚀刻停止层124相邻。导电互连370还被形成在导电互连230的部分上，如所示出的。在实施例中，用于形成导电互连370的过程与用于形成导电互连230的过程相同或大体上相同。
图4图示了被耦合到晶体管400的存储器器件100。在实施例中，存储器器件100在与图1A和2相关联地描述的电极102上包括MTJ 104。存储器器件100可以包括上文在与图1A-1C以及在图2中相关联的实施例中所描述的存储器器件100的一个或多个特征。
在实施例中，晶体管400具有源极区404、漏极区406以及栅极402。晶体管400此外包括在栅极402上方并且电耦合到栅极402的栅极接触部414、在源极区404上方并且电耦合到源极区404的源极接触部416、以及在漏极区406上方并且电耦合到漏极区406的漏极接触部418，如在图6中所图示的。在说明性实施例中，存储器器件100包括第一电极102，所述第一电极102具有第一导电层101，所述第一导电层101包括钛和氮。电极102还具有在导电层101上的第二导电层103，其包括钽和氮。存储器器件100此外在电极102上包括磁性隧道结（MTJ）104，其中MTJ 104包括自由磁体108、固定磁体112以及在自由磁体108与固定磁体112之间的隧道势垒110。存储器器件100此外在MTJ 104上包括第二电极、诸如顶电极120。
在说明性的实施例中，存储器器件100此外在导电层101的部分上包括封装层150。封装层还与MTJ 104的侧壁相邻，并且与顶电极120的侧壁相邻。如所图示的，封装层150的一部分在顶电极120上。
存储器器件100在导电层101下方的导电封盖122上。存储器器件100通过导电封盖122而与晶体管400的漏极接触部418电耦合。MTJ接触部428在MTJ 104的顶电极120上并且与所述顶电极120电耦合。
在实施例中，底层衬底401表示用于制造集成电路的表面。合适的衬底401包括诸如单晶硅、多晶硅和绝缘体上的硅（SOI）之类的材料，以及由其它半导体材料所形成的衬底。在一些实施例中，衬底401与衬底126相同或大体上相同。衬底401还可以包括半导体材料、金属、电介质、掺杂剂、以及通常存在于半导体衬底中的其它材料。
在实施例中，与衬底401相关联的存取晶体管400是金属氧化物半导体场效应晶体管（MOSFET或简单地MOS晶体管），其被制造在衬底401上。在本发明的各种实现方式中，存取晶体管400可以是平面晶体管、非平面晶体管、或二者的组合。非平面晶体管包括FinFET晶体管，诸如双栅极晶体管和三栅极晶体管，以及包绕式或全绕式栅极晶体管，诸如纳米带和纳米线晶体管。
在实施例中，衬底401的存取晶体管400包括栅极402。在一些实施例中，栅极402包括至少两层，栅极介电层402A和栅极电极402B。栅极介电层402A可以包括一层或层的堆叠。所述一个或多个层可以包括氧化硅、二氧化硅（(SiO2）和/或高k介电材料。高k介电材料可以包括诸如以下之类的元素：铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌。可以在栅极介电层中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。在一些实施例中，可以在栅极介电层402A上实施退火过程，以当使用高k材料的时候改善其品质。
衬底401的存取晶体管400的栅极电极402B被形成在栅极介电层402A上，并且可以包括至少一种P型功函数金属或N型功函数金属，其取决于晶体管将是PMOS还是NMOS晶体管。在一些实现方式中，栅极电极402B可以包括两个或更多金属层的堆叠，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。
对于PMOS晶体管而言，可以用于栅极电极402B的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物、例如氧化钌。P型金属层将使能形成具有在大约4.9eV与大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管而言，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物、诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使能形成具有在大约3.9eV与大约4.2eV之间的功函数的NMOS栅极电极。
在一些实现方式中，栅极电极可以包括“U”形结构，所述“U”形结构包括与衬底表面大体上平行的底部部分以及与衬底顶表面大体上垂直的两个侧壁部分。在另一实现方式中，形成栅极电极402B的金属层中的至少一个可以简单地是平面层，其与衬底的顶表面大体上平行，并且不包括与衬底的顶表面大体上垂直的侧壁部分。在本发明的另外的实现方式中，栅极电极可以包括U形结构与平面、非U形结构的组合。例如，栅极电极402B可以包括一个或多个U形金属层，所述一个或多个U形金属层被形成在一个或多个平面、非U形层顶上。
在本发明的一些实现方式中，一对侧壁间隔器410在括住栅极堆叠的栅极402的相对侧上。侧壁间隔器410可以由诸如以下各项的材料形成：氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅。用于形成侧壁间隔器的过程包括沉积和蚀刻过程操作。在可替换的实现方式中，可以使用多个间隔器对，例如两对、三对或四对侧壁间隔器可以被形成在栅极堆叠的相对侧上。如本领域中众所周知的，源极区404和漏极区406被形成在衬底内，与每个MOS晶体管的栅极堆叠相邻。一般通过使用注入/扩散过程或蚀刻/沉积过程来形成源极区404和漏极区406。在前一过程中，诸如硼、铝、锑、磷或砷之类的掺杂剂可以被离子注入到衬底中以形成源极区104和漏极区406。激活掺杂剂并且使得它们往衬底中扩散得更远的退火过程通常遵循离子注入过程。在后一过程中，衬底401可以首先被蚀刻以在源极和漏极区的位置处形成凹处。然后可以实施外延沉积过程来利用用于制造源极区404和漏极区406的材料填充凹处。在一些实现方式中，源极区404和漏极区406可以通过使用硅合金、诸如硅锗或碳化硅来被制造。在一些实现方式中，外延沉积的硅合金可以在原地掺杂有掺杂剂，诸如硼、砷或磷。在另外的实施例中，源极区404和漏极区406可以通过使用一个或多个可替换的半导体材料、诸如锗或III-V族材料或合金来被形成。并且在另外的实施例中，金属和/或金属合金的一个或多个层可以用于形成源极区404和漏极区406。在说明性实施例中，绝缘部408与源极区404、漏极区406以及衬底401的部分相邻。
在实施例中，介电层420与源极接触部416、漏极接触部418以及栅极接触部414相邻。如所图示的，蚀刻停止层124在介电层420上并且在晶体管400的栅极接触部414、漏极接触部418以及源极接触部416上方横向地延伸。
在说明性的实施例中，源极金属化结构424与源极接触部416耦合，并且栅极金属化结构426与栅极接触部414耦合。在实施例中，晶体管此外包括在源极金属化结构424与源极接触部416之间的导电封盖430，并且在栅极金属化结构426与栅极接触部414耦合之间的导电封盖440。
在所图示的实施例中，介电层450与栅极金属化结构426、源极金属化结构424以及存储器器件100相邻。
在实施例中，导电封盖430和440包括与导电封盖122的材料相同或大体上相同的材料。
在实施中，源极接触部416、漏极接触部418和栅极接触部414各自包括多层堆叠。在实施例中，多层堆叠包括两个或更多不同的金属层、诸如Ti、Ru或Al层，以及在金属层上的导电封盖。导电封盖可以包括诸如W或Cu之类的材料。
绝缘部408以及介电层420和450可以包括具有足够介电强度来提供电绝缘的任何材料，诸如但不限于二氧化硅、氮化硅、氮氧化硅、掺杂了碳的氮化物和掺杂了碳的氧化物。
图5图示了根据本公开内容的实施例的计算设备500。如所示出的，计算设备500收容母板502。母板502可以包括多个组件，包括但不限于处理器501以及至少一个通信芯片505。处理器501物理地且电气地耦合到母板502。在一些实现方式中，通信芯片505还物理地并且电气地耦合到母板502。在另外的实现方式中，通信芯片505是处理器501的部分。
取决于其应用，计算设备500可以包括其它组件，所述其它组件可以或可以不物理并且电气地耦合到母板502。这些其它组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组506、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。
通信芯片505使能无线通信以用于将数据传递向计算设备500并且从计算设备500传递数据。术语“无线”及其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用经调制的电磁辐射、通过非固体介质来传送数据。所述术语不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可不包含。通信芯片505可以实现包括但不限于以下各项的多个无线标准或协议中的任一个：Wi-Fi (IEEE 802.6族)、WiMAX(IEEE 802.6族)、IEEE 802.10、长期演进 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被标明为3G、4G、5G和超越这些的任何其它无线协议。计算设备500可以包括多个通信芯片504和505。例如，第一通信芯片505可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片504可以专用于较长程无线通信，诸如GPS, EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
计算设备500的处理器501包括被封装在处理器501内的集成电路管芯。在一些实施例中，处理器501的集成电路管芯包括一个或多个存储器器件、诸如存储器器件100，其根据本公开内容的实施例包括在电极102上的MTJ 104。术语“处理器”可以是指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备部分。
通信芯片505还包括被封装在通信芯片505内的集成电路管芯。在另一实施例中，通信芯片504、505的集成电路管芯包括具有存储器单元的存储器阵列，所述存储器单元包括至少一个存储器器件，诸如包括在电极102上的MTJ 104的存储器器件100。
在各种示例中，一个或多个通信芯片504、505还可以物理地和/或电气地耦合到母板502。在另外的实现方式中，通信芯片504可以是处理器501的部分。取决于其应用，计算设备500可以包括其它组件，所述其它组件可以或可以不物理并且电气地耦合到母板502。这些其它组件可以包括但不限于易失性存储器（例如DRAM）507、508、非存储器（例如ROM）510、图形CPU 512、闪速存储器、全球定位系统（GPS）设备513、罗盘514、芯片组506、天线515、功率放大器509、触摸屏控制器511、触摸屏显示器517、扬声器515、相机503和电池518，如所图示的，以及其它组件，诸如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速度计、陀螺仪以及大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、光盘（CD）、数字通用盘（DVD）等等）等等。在另外的实施例中，被收容在计算设备500内并且在以上所讨论的任何组件可以包含独立的集成电路存储器管芯，所述独立的集成电路存储器管芯包括存储器单元的一个或多个阵列，所述存储器单元包括一个或多个存储器器件、诸如存储器器件100，其包括在电极102上的MTJ 104，根据本公开内容的实施例而被构建。
在各种实现方式中，计算设备500可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板设备、物联网（IOT）设备、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、或数字视频记录仪。在另外的实现方式中，计算设备500可以是处理数据的任何其它电子设备。
图6图示了包括本公开内容的一个或多个实施例的集成电路（IC）结构600。集成电路（IC）结构600是用于将第一衬底602桥接到第二衬底604的居间衬底。第一衬底602可以是例如集成电路管芯。第二衬底604可以是例如存储器模块、计算机母体、或另一集成电路管芯。通常，集成电路（IC）结构600的目的是将连接散布到更宽的节距，或将连接重路由到不同的连接。例如，集成电路（IC）结构600可以将集成电路管芯耦合到球栅阵列（BGA）607，所述球栅阵列（BGA）607随后可以被耦合到第二衬底604。在一些实施例中，第一和第二衬底602/604被附连到集成电路（IC）结构600的相对侧。在其它实施例中，第一和第二衬底602/604被附连到集成电路（IC）结构600的相同侧。并且在另外的实施例中，通过集成电路（IC）结构600来互连三个或更多衬底。
集成电路（IC）结构600可以由环氧树脂、纤维玻璃加固的环氧树脂、陶瓷材料、或聚合物材料、诸如聚酰亚胺形成。在另外的实现方式中，集成电路（IC）结构可以由可替换的刚性或柔性材料形成，所述刚性或柔性材料可以包括以上所描述的用于在半导体衬底中使用的相同材料，诸如硅、锗、和其它III-V族以及IV族材料。
集成电路（IC）结构可以包括金属互连608和通孔610，包括但不限于硅通孔（TSV）610。集成电路（IC）结构600可以此外包括嵌入式器件614，包括无源和有源器件二者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、包括上述晶体管的器件结构，诸如与包括在电极102上的MTJ 104的存储器器件100之类的至少一个存储器器件耦合的晶体管400，其中所述电极包括导电层101以及在导电层101上的导电层103，并且此外其中邻近于导电层103的导电层101中的至少一部分包括例如氧。集成电路（IC）结构600可以此外包括嵌入式器件614，诸如一个或多个电阻性随机存取器件、传感器和静电放电（ESD）器件。更复杂的器件、诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件也可以被形成在集成电路（IC）结构600上。根据本公开内容的实施例，本文中所公开的装置或过程可以被使用在集成电路（IC）结构600的制造中。
因此，本公开内容的一个或多个实施例一般涉及嵌入式微电子存储器的制造。微电子存储器可以是非易失性的，其中所述存储器可以保持所存储的信息，甚至当没有被供电的时候。本公开内容的一个或多个实施例涉及存储器器件、诸如存储器器件100的制造。存储器器件100可以被使用在嵌入式非易失性存储器应用中。
因而，本公开内容的实施例包括具有分层电极的磁性存储器器件，以及用于制造所述器件的方法。
在本文中关于包括磁性隧道结的非易失性存储器器件来描述特定的实施例。将领会到，本文中所述的实施例还可以可适用于其它非易失性存储器器件。这样的非易失性存储器器件可以包括但不限于磁性随机存取存储器（MRAM）器件、自旋矩转移存储器（STTM）器件、诸如平面中STTM或垂直STTM器件。
在第一示例中，一种存储器器件包括第一电极，所述第一电极包括：包括钛和氮的第一导电层，以及在第一导电层上的第二导电层，其中所述第二导电层包括钽和氮。所述存储器器件此外包括第二电极以及在第一和第二电极之间的磁性隧道结（MTJ），其中所述MTJ包括固定磁体、自由磁体、以及在固定和自由磁体之间的隧道势垒。
在第二示例中，对于任何的第一示例，第一导电层的邻近于与第二导电层的界面的至少一部分此外包括氧。
在第三示例中，对于第一到第二示例中的任一个，第二导电层的邻近于与MTJ层的界面的至少一部分此外包括氧。
在第四示例中，对于第一到第三示例中的任一个，第一导电层具有多定向立方晶体晶格纹理和柱状晶粒结构。
在第五示例中，对于任何的第四示例，其中跨第一导电层的宽度的多个柱状晶粒结构具有大体上共平面的最上表面。
在第六示例中，对于第一到第五示例中的任一个，第一导电层具有通过第一宽度被分离的第一侧壁和相对的第二侧壁，第二导电层具有通过第二宽度被分离的第三侧壁和相对的第四侧壁，其中第一侧壁横向地超出第三侧壁而延伸，并且第二侧壁横向地超出第四侧壁而延伸。
在第七示例中，对于第一到第六示例中的任一个，第一导电层具有在10nm与30nm之间的厚度，并且第二导电层具有在1nm与5nm之间的厚度。
在第八示例中，对于第一到第七示例中的任一个，第二导电层在第一导电层的第一部分上，并且存储器器件此外包括在第一导电层的第二部分上的封装层，其与第二导电层的侧壁相邻并且与MTJ的侧壁相邻。
在第九示例中，对于第一到第八示例中的任一个，封装层在第二电极上并且在第二电极与MTJ之间的界面之上。
在第十示例中，对于第一到第九示例中的任一个，存储器器件此外包括在第一导电层下方的第三导电层，其中所述第三导电层具有比第一宽度更大的宽度。
在第十一示例中，一种集成电路结构包括第一区，所述第一区包括晶体管、与所述晶体管的端子耦合的第一导电互连、以及在所述第一导电互连上方的蚀刻停止层。所述集成电路结构此外包括与第一区相邻的第二区，其中所述第二区包括第二导电互连、在所述第二导电互连上方的蚀刻停止层、在所述第二导电互连上的与蚀刻停止层相邻的导电封盖，以及在所述导电封盖上的第一电极，其中所述电极结构包括：包括钛和氮的第一导电层、在第一导电层上的第二导电层，其中所述第二导电层包括钽和氮。所述集成电路结构此外包括第二电极，以及在第一与第二电极之间的存储器器件。所述存储器器件包括第一电极，所述第一电极包括：包括钛和氮的第一导电层，以及在第一导电层上的第二导电层，其中所述第二导电层包括钽和氮。所述存储器器件此外包括第二电极以及在第一和第二电极之间的磁性隧道结（MTJ），其中所述MTJ包括固定磁体、自由磁体、以及在固定和自由磁体之间的隧道势垒。
在第十二示例中，对于任何的第十一示例，所述蚀刻停止层在第一和第二区之间是连续的。
在第十三示例中，对于第十一到第十三示例中的任一个，所述集成电路结构此外包括在第一导电互连上的第三导电互连，其中所述第三导电的一部分与蚀刻停止层相邻。
在第十四示例中，对于第十一到第十三示例中的任一个，第一导电层具有多定向立方晶体晶格纹理以及柱状晶粒结构，并且其中多个柱状晶粒结构具有大体上共平面的最上表面。
在第十五示例中，一种用于制造磁性隧道结（MTJ）器件的方法包括：在第一导电互连结构上方形成包括钛和氮的第一导电层，在第一导电层上形成包括钽和氮的第二导电层，在第二导电层上形成MTJ器件的材料层堆叠，蚀刻材料层堆叠以形成MTJ器件，蚀刻第二导电层，其中蚀刻不清除第一导电层并且蚀刻第一导电层。
在第十六示例中，对于任何的第十五示例，形成第一导电层包括使第一导电层的上部部分平面化，并且其中形成第二导电层在与第一导电层与第二导电层之间的界面邻近处引入氧。
在第十七示例中，对于第十五到第十六示例中的任一个，在蚀刻了第二导电层之后，所述方法此外包括在MTJ器件的侧壁上以及在最上表面上、以及在第一导电层上形成封装层。
在第十八示例中，对于任何的第十七示例，用于制造磁性隧道结（MTJ）器件的方法此外包括在MTJ器件的侧壁上以及在最上表面上的封装层的一部分之上形成掩模，蚀刻封装层的一部分，并且使用所述封装作为掩模并且蚀刻第一导电层。
在第十九示例中，对于第十五到第十六示例中的任一个，蚀刻移除第二导电互连结构之上的第一导电层和封装。