一种抗单粒子翻转的dsp加固电路
阅读说明：本技术 一种抗单粒子翻转的dsp加固电路 (DSP (digital signal processor) reinforcement circuit capable of resisting single event upset ) 是由 薛海卫 于 2020-12-18 设计创作，主要内容包括：本发明公开一种抗单粒子翻转的DSP加固电路,属于数字信号处理器抗辐射领域,包括DSP内核、片内同步存储器、时钟系统、片内数据接口、片内地址接口、外部存储器接口、外设数据总线和外设地址总线；所述片内数据接口连接外设数据总线,片内地址接口连接外设地址总线；DSP内核通过片内数据接口、片内地址接口读写片内同步存储器,存取运行的数据和程序；DSP内核通过外部存储器接口读写片外存储空间的指令或数据,外部存储器接口中的数据通过片内数据接口送入DSP内核中；外部存储器接口中的地址通过片内地址接口由DSP内核送出；DSP内核通过片内数据接口和片内地址接口配置外设寄存器,使DSP加固电路与外界具有串口通信、运动控制、定时及中断的功能。(The invention discloses a single event upset resistant DSP (digital signal processor) reinforcement circuit, which belongs to the field of radiation resistance of a digital signal processor and comprises a DSP core, an on-chip synchronous memory, a clock system, an on-chip data interface, an on-chip address interface, an external memory interface, an external data bus and an external address bus; the on-chip data interface is connected with a peripheral data bus, and the on-chip address interface is connected with a peripheral address bus; the DSP core reads and writes the synchronous memory in the chip through the data interface and the address interface in the chip, and accesses the running data and program; the DSP core reads and writes instructions or data of an off-chip storage space through an external memory interface, and the data in the external memory interface is sent into the DSP core through an on-chip data interface; the address in the external memory interface is sent out by the DSP kernel through the on-chip address interface; the DSP kernel configures a peripheral register through an in-chip data interface and an in-chip address interface, so that the DSP reinforced circuit has the functions of serial port communication, motion control, timing and interruption with the outside.)
技术领域
本发明涉及数字信号处理器抗辐射技术领域，特别涉及一种抗单粒子翻转的DSP加固电路。
背景技术
在空间辐射环境中，集成电路的单粒子效应主要包括单粒子翻转、单粒子瞬态、单粒子闩锁等现象。当高能粒子击中芯片的存储区域，瞬时电流脉冲直接作用于存储单元，导致存储单元状态改变，存储数据翻转，此现象为SEU（Single Event Upset，单粒子翻转）。航天器中的DSP（Digital Signal Process，数字信号处理器）芯片是进行数据处理和通信控制的核心器件，宇航空间的等离子体、质子、电子及重离子等高能粒子轰击DSP电路，容易使DSP电路造成单粒子翻转。对于DSP电路，单粒子翻转主要发生于电路内的SRAM存储区域和各种寄存器区域。在DSP的取指、指令译码和流水线执行等关键部件状态机中发生单粒子翻转，可导致DSP指令执行功能出错，DSP程序跑飞，引起单粒子功能中断，造成DSP电路运行的不稳定甚至失效，严重影响航天器的安全性及可靠性。
工业级DSP电路在宇航辐射环境下会发生大量的单粒子翻转现象。现有技术中，DSP电路的抗单粒子翻转加固主要采用纠检错算法降低整个电路的翻转率，该方法对DSP的性能影响较小，但抗翻转率效果有限。
发明内容
本发明的目的在于提供一种抗单粒子翻转的DSP加固电路，以解决的问题。
为解决上述技术问题，本发明提供了一种抗单粒子翻转的DSP加固电路，包括DSP内核、片内同步存储器、时钟系统、片内数据接口、片内地址接口、外部存储器接口、外设数据总线和外设地址总线；
所述片内数据接口连接外设数据总线，片内地址接口连接外设地址总线；DSP内核通过片内数据接口、片内地址接口读写片内同步存储器，存取运行的数据和程序；
DSP内核通过外部存储器接口读写片外存储空间的指令或数据，外部存储器接口中的数据通过片内数据接口送入DSP内核中；外部存储器接口中的地址通过片内地址接口由DSP内核送出；
DSP内核通过片内数据接口和片内地址接口配置外设寄存器，使DSP加固电路与外界具有串口通信、运动控制、定时及中断的功能。
可选的，所述片内同步存储器采用12管DICE单元结构进行抗单粒子翻转加固；所述片内同步存储器包括数据输入锁存、地址输入锁存、地址行列译码电路、时钟逻辑、字线驱动、写驱动电路、DICE位存储单元、灵敏放大器、数据输出缓冲器；
DICE位存储单元采用位线分离的12管DICE结构加固；数据输入锁存采用双模冗余与DICE锁存结构，地址输入锁存采用DICE锁存结构。
可选的，所述时钟逻辑采用滤波电路结构，灵敏放大器与数据输出缓冲器采用带滤波的DICE加固结构，以滤除时钟及数据读出通路中由单粒子产生的瞬态脉冲干扰。
可选的，所述时钟系统采用三模PLL加固；所述时钟系统包括三路PLL、三模选择器和滤波电路；相同的三路PLL的时钟输出连接到一个三模选择器上，三模选择器的输出作为整个DSP加固电路的时钟；从三模选择器出来的时钟通过滤波电路后送至内部时钟网络，以滤除单粒子效应在时钟网络上产生的瞬态脉冲干扰。
可选的，三路PLL的时钟输出到所述三模选择器的输入端路径长度保持一致，防止三路时钟到三模选择器之间的路径差异导致时钟延时不同。
可选的，所述抗单粒子翻转的DSP加固电路还包括带EDAC片内总线接口；带EDAC片内总线接口包括第一输出数据寄存器、第一EDAC编码模块、第一输入数据寄存器、第一EDAC译码及纠错模块、选择器MUX1/MUX2/MUX3、外设数据总线、输出地址寄存器、第二EDAC编码模块和外设地址总线；
当DSP内核向外设写数据时，3根独立的数据总线DRDB、DWDB、PRDB通过选择器MUX1复用到内核数据总线上，32位数据写入第一输出数据寄存器后进入第一EDAC编码模块进行编码，形成包括数据位和校验位的编码输出数据；编码后数据通过外设数据总线传输到外设接口中；
当DSP内核接收外设数据总线上的编码数据时，第一EDAC译码及纠错模块对接收数据进行译码，重新生成校验位，将新生成的校验位与原校验位做异或运算，生成检验子；第一EDAC译码及纠错模块产生纠错后的数据及数据选择信号，若新的校验位与原校验位一致，则接收到的数据没有发生翻转，通过数据选择信号控制MUX2选择不需要纠错的编码数据，直接输入到第一输入数据寄存器中，放入内核数据总线上；若新的校验位与原校验位不一致，则接收到的数据发生了翻转，将出错位取反后再重新写入，通过数据选择信号控制MUX2选择纠错后的数据，送到第一输入数据寄存器中保存，再输入到内核数据总线上。
可选的，DSP内核中的地址总线接口只向外设地址总线发送地址，3根独立的地址总线PAB、DWAB、DRAB经过选择器MUX3复用到内核地址总线上，内核地址总线把地址放入第一输出地址寄存器中，第一输出地址寄存器中的地址通过第二EDAC编码模块进行编码，形成编码后地址，通过外设地址总线传输到外设地址接口中。
可选的，与片外进行数据程序交互的外部存储器接口采用EDAC纠检错技术进行加固；所述外部存储器接口包括第二输入数据寄存器、第三EDAC编码模块、第二输出数据寄存器、第二EDAC译码及纠错、选择器MUX4/MUX5、片外数据接口、第二输出地址寄存器、第三EDAC译码及纠错模块、片外地址接口；
当DSP内核通过外部存储器接口向片外存储空间读取数据或指令时，外部存储器接口将片外数据接口上的数据或指令存入第二输入数据寄存器中，通过第三EDAC编码模块对第二输入数据寄存器中的数据或指令进行编码，编码后的数据送到外设数据总线中；
当DSP内核通过外设数据总线向外部存储器接口发送数据时，第二输出数据寄存器中的数据通过第二EDAC译码及纠错模块进行译码，生成新的校验位，将新生成的校验位与原校验位做异或运算，生成检验子；若新的校验位与原校验位一致，则发送的数据无翻转，第二输出数据寄存器中的数据不需要纠错直接发送到片外数据接口上；若新的校验位与原校验位不一致，则发送的数据发生了翻转，将出错位取反后再重新写入，通过数据选择信号控制MUX4选择纠错后的数据，送到第二输入数据寄存器中保存，再输出到片外数据接口上，实现片外数据的EDAC纠检错及收发；
DSP内核通过外设地址总线向外部存储器接口发送地址时，外部存储器接口接收外设地址总线上的EDAC编码后地址，把地址通过MUX5存入第二输出地址寄存器中，第二输出地址寄存器中的地址通过第三EDAC译码及纠错模块重新生成校验位，将新生成的校验位与原校验位进行异或运算，生成检验子；若新的校验位与原校验位一致，则接收到的地址无翻转，第二输出地址寄存器中的地址不需要纠错直接发送到片外地址总线；若新的校验位与原校验位不一致，则发送的地址发生了翻转，将出错地址位取反后再重新写入，通过数据选择信号控制MUX5选择纠错后的地址，存入第二输出地址寄存器中，再输出到片外地址总线上；实现片外地址的EDAC纠检错及发送。
可选的，所述外设寄存器包括现场总线ECAN、多通道缓McBSP、串行外设接口SPI、串行通信接口SCI、脉冲宽度调制PWM、捕获单元CAP、正交编码QEP、定时器及通用GPIO。
本发明的优点是：不仅在DSP电路的时钟系统上采用三模冗余技术，片内同步存储器上采用DICE结构进行抗单粒子翻转加固，而且在DSP片内总线接口与外部存储器接口上采用了EDAC纠检错算法，使整个电路具有更好的抗单粒子翻转性能。
附图说明
图1是本发明提供的抗单粒子翻转的DSP加固电路结构图；
图2是片内同步存储器的结构图；
图3是时钟系统的结构图；
图4是带EDAC的片内总线接口的结构图；
图5是带EDAC的外部存储器接口的结构图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种抗单粒子翻转的DSP加固电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供一种抗单粒子翻转的DSP加固电路，主要用于宇航抗辐射领域，其功能是实现数字信号的运算处理，同时与外部设备进行串口通信、数据交互及运动控制。本发明提供了一种抗单粒子翻转的DSP加固电路，其结构如图1所示，包括DSP内核1、片内同步存储器2、时钟系统3、片内数据接口4、片内地址接口5、外部存储器接口6、外设数据总线7和外设地址总线8。所述片内数据接口4连接外设数据总线7，片内地址接口5连接外设地址总线8。DSP内核1通过执行指令进行乘加、移位、累加等算术操作及跳转、比较、寻址、判断等逻辑操作。DSP内核1通过片内数据接口4、片内地址接口5读写片内同步存储器2，存取运行的数据和程序；DSP内核1通过外部存储器接口6读写片外存储空间的指令或数据，外部存储器接口6中的数据通过片内数据接口4送入DSP内核1中；外部存储器接口6中的地址通过片内地址接口5由DSP内核1送出；DSP内核1通过片内数据接口4和片内地址接口5配置现场总线ECAN、多通道缓MCBSP、串行外设接口SPI、串行通信接口SCI、脉冲宽度调制PWM、捕获单元CAP、正交编码QEP、定时器及通用GPIO等外设寄存器，使DSP加固电路与外界具有串口通信、运动控制、定时及中断的功能。
所述片内存储器2采用12管DICE单元结构进行抗单粒子翻转加固；DSP内核1与片内同步存储器2进行数据程序交互访问操作。如图2所示，所述包括数据输入锁存、地址输入锁存、地址行列译码电路、时钟逻辑、写驱动电路、DICE位存储单元、灵敏放大器和数据输出缓冲器。图2中SRAM端口信号A为地址总线、D为32位输入数据总线、CLK为时钟、CEN为片选使能信号、OEN为输出使能信号、WEN为读写使能信号、Q为32位输出数据总线。DICE位存储单元采用位线分离的12管DICE结构加固；数据输入锁存逻辑采用双模冗余与DICE锁存结构，地址输入锁存逻辑采用DICE锁存结构。所述时钟逻辑采用滤波电路结构，灵敏放大器与数据输出缓冲器采用带滤波的DICE加固结构，以滤除时钟及数据读出通路中由单粒子产生的瞬态脉冲干扰。
所述时钟系统3采用三模PLL加固；如图3所示，所述时钟系统包括三路PLL（即PLL1、PLL2和PLL3）、三模选择器和滤波电路；相同的三路PLL的时钟输出连接到一个三模选择器上，三模选择器的输出作为整个DSP加固电路的时钟；从三模选择器出来的时钟通过滤波电路后送至内部时钟网络，以滤除单粒子效应在时钟网络上产生的瞬态脉冲干扰。三路PLL的时钟输出到所述三模选择器的输入端路径长度保持一致，防止三路时钟到三模选择器之间的路径差异导致时钟延时不同。当其中的一路PLL受到单粒子轰击而引起频率的抖动时，其他两路PLL正常工作而不会影响整体电路的时钟稳定。
所述抗单粒子翻转的DSP加固电路包括带EDAC的片内总线接口，所述带EDAC的片内总线接口包括所述片内数据接口和片内地址接口；如图4所示，带EDAC片内总线接口包括第一输出数据寄存器、第一EDAC编码模块、第一输入数据寄存器、第一EDAC译码及纠错模块、选择器MUX1/MUX2/MUX3、外设数据总线7、输出地址寄存器、第二EDAC编码模块和外设地址总线8；当DSP内核向外设写数据时，3根独立的数据总线DRDB、DWDB、PRDB通过选择器MUX1复用到内核数据总线上，32位数据写入第一输出数据寄存器后进入第一EDAC编码模块进行编码，形成包括数据位和校验位的编码输出数据；编码后数据通过外设数据总线7传输到外设接口中；当DSP内核接收编码数据时，第一EDAC译码及纠错模块对32位接收数据进行译码，重新生成校验位，将新生成的校验位与原校验位做异或运算，生成检验子；第一EDAC译码及纠错模块产生纠错后的数据及数据选择信号，若新的校验位与原校验位一致，则接收到的数据没有发生翻转，通过数据选择信号控制MUX2选择不需要纠错的编码数据，直接输入到第一输入数据寄存器中，放入内核数据总线上；若新的校验位与原校验位不一致，则接收到的数据发生了翻转，将出错位取反后再重新写入，通过数据选择信号控制MUX2选择纠错后的数据，送到第一输入数据寄存器中保存，再输入到内核数据总线上。
DSP内核中的地址总线接口只向外设地址总线发送地址，3根独立的地址总线PAB、DWAB、DRAB经过选择器MUX3复用到内核地址总线上，内核地址总线把地址放入第一输出地址寄存器中，第一输出地址寄存器中的地址通过第二EDAC编码模块进行编码，形成编码后地址，通过外设地址总线传输到外设地址接口中。
所述抗单粒子翻转的DSP加固电路还包括带EDAC的外部存储器接口；如图5所示，所述外部存储器接口包括第二输入数据寄存器、第三EDAC编码模块、第二输出数据寄存器、第二EDAC译码及纠错、选择器MUX4/MUX5、片外数据接口、第二输出地址寄存器、第三EDAC译码及纠错模块、片外地址接口；当DSP内核通过外部存储器接口向片外存储空间读取数据或指令时，外部存储器接口将片外数据接口上的数据或指令存入第二输入数据寄存器中，通过第三EDAC编码模块对第二输入数据寄存器中的数据或指令进行编码，编码后的数据送到外设数据总线中；
当DSP内核通过片内数据接口向外部存储器接口发送数据时，外设数据总线把EDAC编码后数据送入第二输出数据寄存器中，第二输出数据寄存器中的数据通过第二EDAC译码及纠错模块进行译码，生成新的校验位，将新生成的校验位与原校验位做异或运算，生成检验子；若新的校验位与原校验位一致，则发送的数据无翻转，第二输出数据寄存器中的数据不需要纠错直接发送到片外数据接口上；若新的校验位与原校验位不一致，则发送的数据发生了翻转，将出错位取反后再重新写入，通过数据选择信号控制MUX4选择纠错后的数据，送到第二输入数据寄存器中保存，再输出到片外数据接口上，实现片外数据的EDAC纠检错及收发；
DSP内核通过外设地址总线向外部存储器接口发送地址时，外部存储器接口接收外设地址总线上的EDAC编码后地址，把地址通过MUX5存入第二输出地址寄存器中，第二输出地址寄存器中的地址通过第三EDAC译码及纠错模块重新生成校验位，将新生成的校验位与原校验位进行异或运算，生成检验子；若新的校验位与原校验位一致，则接收到的地址无翻转，第二输出地址寄存器中的地址不需要纠错直接发送到片外地址总线；若新的校验位与原校验位不一致，则发送的地址发生了翻转，将出错地址位取反后再重新写入，通过数据选择信号控制MUX5选择纠错后的地址，存入第二输出地址寄存器中，再输出到片外地址总线上；实现片外地址的EDAC纠检错及发送。
通过带EDAC的片内总线接口和外部存储器接口XINTF的EDAC机制，保护内核读写片外的数据或指令，降低DSP电路因单粒子翻转导致数据与指令的软错误。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
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