半导体存储装置
阅读说明：本技术 半导体存储装置 (Semiconductor memory device with a plurality of memory cells ) 是由 和田政春 池田圭司 于 2019-12-30 设计创作，主要内容包括：一形态中的半导体存储装置具有多条字线、多条位线、及多个第1半导体晶体管。多条字线沿着第1方向。多条位线沿着不同于所述第1方向的第2方向,且具有第1、第2、及第3面。第1面朝着与所述第1、第2方向都不同的第3方向。第2面朝着与所述第2、第3方向都不同的第4方向。第3面配置在所述第2面的相反侧。多个第1半导体晶体管具有连接于所述多条字线中的任一条字线的栅极、及连接于所述多条位线中的任一条位线的所述第1面、及所述第2或第3面的沟道。(In one aspect, a semiconductor memory device has a plurality of word lines, a plurality of bit lines, and a plurality of 1 st semiconductor transistors. The plurality of word lines are along a 1 st direction. The plurality of bit lines are along a 2 nd direction different from the 1 st direction and have 1 st, 2 nd, and 3 rd planes. The 1 st face faces a 3 rd direction different from the 1 st and 2 nd directions. The 2 nd face faces a 4 th direction different from the 2 nd and 3 rd directions. The 3 rd surface is disposed on the opposite side of the 2 nd surface. The 1 st semiconductor transistors have gates connected to any one of the word lines, and channels connected to the 1 st surface and the 2 nd or 3 rd surface of any one of the bit lines.)
相关申请案的引用
本申请案是以2019年09月13日提交申请的先行日本专利申请第2019-167781号的优先权的利益为基础且谋求其利益，并将其全部内容以引用的方式纳入本文中。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
当前使用具有位线、字线、及连接于位线和字线的存储单元(晶体管及电容器)的半导体存储装置。可通过选择位线和字线施加电压而对存储单元写入、读出数据。
半导体存储装置逐步高密度化，位线的线宽变细。因此，位线与晶体管间的电阻增大，可能会阻碍半导体存储装置的高速化。
发明内容
本发明的目的在于提供一种实现了位线与晶体管间连接的低电阻化的半导体存储装置。
一形态中的半导体存储装置具有多条字线、多条位线及多个第1半导体晶体管。多条字线沿着第1方向。多条位线沿着不同于所述第1方向的第2方向，且具有第1、第2、及第3面。第1面朝着与所述第1、第2方向都不同的第3方向。第2面朝着与所述第2、第3方向都不同的第4方向。第3面配置在所述第2面的相反侧。多个第1半导体晶体管具有连接于所述多条字线中的任一条字线的栅极、以及连接于所述多条位线中的任一条位线的所述第1面及所述第2或第3面的沟道。
附图说明
图1是示意性表示实施方式中的半导体存储装置的立体图。
图2是示意性表示存储单元的立体图。
图3是示意性表示存储单元的横截面图。
图4是示意性表示实施方式中的存储单元的配置的顶视图。
图5是示意性表示比较方式中的存储单元的配置的顶视图。
图6是示意性表示变化例1中的存储单元的配置的顶视图。
图7是示意性表示变化例2中的存储单元的配置的顶视图。
图8是示意性表示变化例3中的存储单元的配置的顶视图。
图9是表示半导体存储装置的制造制程的一例的流程图。
图10是示意性表示制造制程中的半导体存储装置的截面图。
图11是示意性表示制造制程中的半导体存储装置的截面图。
图12是示意性表示制造制程中的半导体存储装置的截面图。
图13是示意性表示制造制程中的半导体存储装置的截面图。
图14是示意性表示制造制程中的半导体存储装置的截面图。
具体实施方式
以下，参照附图说明本发明的实施方式。图1是示意性表示实施方式中的半导体存储装置的立体图。该半导体存储装置具有位线BL、字线WL(WLu、WLd)、及存储单元MC(MCu、MCd)。
沿X轴方向(第2方向的一例)的位线BL(1)～BL(j)沿Y轴方向并排配置(j：整数)。位线BL具有朝着Z轴正方向(与第1、第2方向都不同的第3方向的一例)的上表面(第1面的一例)、朝着Z轴负方向的下表面(与第1面为相反侧的第4面的一例)、及朝着Y轴正负方向(与第2、第3方向都不同的第4方向及其相反方向的一例)的2个侧面(第2、第3面的一例)。
沿Y轴方向(第1方向的一例)的字线WLu(1)～WLu(i)、WLd(1)～WLd(i)沿X轴方向并排配置在位线BL的上下(Z轴正负的方向)(i：整数)。存储单元MCu(i，j)、MCd(i，j)配置在位线BL(i)与字线WLu(j)的交点的上方、位线BL(i)与字线WLd(j)的交点的下方。
如下文所述，存储单元MCu(i，j)、MCd(i，j)连接于位线BL(i)的上表面(或下表面)、及侧面。结果，能降低存储单元MC与位线BL间的接触电阻。
图2是表示连接于位线BL和字线WL(WLu、WLd)的存储单元MC(MCu、MCd)的立体图。图3是示意性表示存储单元MC(MCu、MCd)的截面图。存储单元MC(MCu、MCd)是由晶体管10(10u、10d)与电容器30(30u、30d)连接而成。图2中，考虑到易见性，将晶体管10与电容器30分离而表示，且省略对后述的基板21、层间绝缘层22～27的记载。
晶体管10u(第1半导体晶体管的一例)、10d(第2半导体晶体管的一例)是呈上下配置且以氧化物半导体作为沟道层13的氧化物半导体晶体管，并且是由栅极电极14包围沟道层13而配置的所谓Surrounding Gate Transistor(SGT，周边门晶体管)。晶体管10也是沿基板21的厚度方向(Z方向)配置源极电极11、栅极电极14、漏极电极12的所谓纵式晶体管。
电容器30(30u、30d)具有单元电极31、绝缘膜32及板状电极33。单元电极31连接于晶体管10的漏极电极12。晶体管10作为DRAM(Dynamic Random Access Memory，动态随机存取存储器)的开关晶体管工作，由此将电荷积蓄、保持在电容器30中。
晶体管10(10u、10d)具有位线BL(源极电极11)、漏极电极12、沟道层(氧化物半导体层)13、栅极电极14(字线WL(WLu、WLd))、栅极绝缘层15及氧化物层17。
源极电极11、漏极电极12可由导电性材料(例如，金属、金属化合物、半导体、或导电性氧化物)构成。源极电极11、漏极电极12可由复合材料(例如，金属与导电性氧化物的层叠构造、钨(W)与氧化铟锡(ITO)的层叠构造)构成。例如，源极电极11、漏极电极12的沟道层13侧的表面可为氧化铟锡。源极电极11构成位线BL的一部分。
漏极电极12连接于电容器30的单元电极31。通过使电流从漏极电极12流至电容器30，使电荷注入电容器30。
沟道层13(沟道的一例)将源极电极11与漏极电极12电连接。晶体管10进行导通动作时，在沟道层13形成作为电流路径的沟道。沟道层13为氧化物半导体，例如含有铟(In)。沟道层13例如含有氧化铟与氧化镓、氧化铟与氧化锌、或氧化铟与氧化锡。例如为含有氧化铟、氧化镓、及氧化锌(铟-镓-锌-氧化物)的所谓IGZO(InGaZnO)。
栅极电极14配置在源极电极11与漏极电极12之间且与这两者相离，并构成字线WL的一部分。栅极电极14例如为金属、金属化合物、或半导体。栅极电极14为例如W(钨)、Ti(钛)、TiN(氮化钛)、Mo(钼)、Co(钴)、Ru(钌)中的任一种。
栅极绝缘层15包围沟道层13的外周。栅极绝缘层15例如为氧化物或氮氧化物(例如氧化硅)。
氧化物层17配置在沟道层13与源极电极11(位线BL)之间，能降低沟道层13与源极电极11间的连接电阻。沟道层13是氧化物半导体，含有氧。因此，有时，沟道层13内的氧与源极电极11(位线BL)的金属结合，在它们的界面上形成高电阻的金属氧化物层。氧化物层17作为防止沟道层13内的氧与源极电极11(位线BL)内的金属发生反应的阻挡层发挥作用，防止形成金属氧化物层。
当沟道层13为铟-镓-锌-氧化物(IGZO：In-Ga-Zn oxide)时，氧化物层17可选择铟-镓-硅-氧化物(例如InGaSiO)、镓氧化物(例如Ga2O3)、铝氧化物(例如Al2O3)、及铪氧化物(例如HfO2)中的任一种。
基板21是半导体(例如硅)基板。层间绝缘层22～27例如为氧化物(例如氧化硅)，使其上下的层电分离。
图4中表示存储单元MC(沟道层13)、位线BL(源极电极11)、字线WL(栅极电极14)在XY平面上的位置关系。此处，如图1～图3所示，存储单元MCu(i、j)、MCd(i、j)是沿Z轴上下配置。然而，如下文所述，也可使存储单元MCu(i、j)、MCd(i、j)在XY平面上错开配置。此方面在后述的图6、图7中也同样如此。
如图2～图4所示，存储单元MC(沟道层13)相对于字线WL(栅极电极14)配置在其中央附近。另一方面，存储单元MC(沟道层13)相对于位线BL(源极电极11)配置在其边(侧面)附近。即，沟道层13的中心轴C0与位线BL的中心轴C1并不一致，而是配置在位线BL的边附近。因此，存储单元MC(沟道层13)连接于源极电极11(位线BL)的上表面(或下表面)及侧面。因此，能确保沟道层13与位线BL间的接触面积，降低连接电阻。结果，半导体存储装置容易高速化。
此处，如图4所示，存储单元MC沿着位线BL交替配置在位线BL的相向的两个侧面(Y轴正方向及负方向的2个侧面)。另一方面，存储单元MC沿着字线WL配置在相向的侧面中的一个侧面。更详细而言，存储单元MC配置在奇数条字线WL(1)、WL(3)、……上的Y轴正方向的侧面上，而配置在偶数条字线WL(2)、WL(4)、……上的Y轴负方向的侧面上。
使存储单元MC沿位线BL交替地配置在它的两个侧面，由此，能确保同一条位线BL上的存储单元MC间的距离。例如，若使所有存储单元MC配置在位线BL的Y轴正方向的边上，则X轴方向上相邻的存储单元MC(例如，存储单元MC(1，1)、MC(2，1))间的距离比图4中的配置距离小。
若这样确保位线BL上的存储单元MC间的距离，则能减少存储单元MC间的耦合(电容耦合)。若存储单元MC间的耦合增大，则当向某存储单元MC写入数据时，相邻的存储单元MC可能会受影响(干扰)。然而，也可并不确保存储单元MC间的距离。此时，能降低连接电阻。
(比较方式)图5中表示比较方式中的存储单元MC的配置。存储单元MCu、MCd(沟道层13)相对于位线BL(源极电极11)而配置在其中央附近，且仅连接于位线BL的上表面(或下表面)。位线BL的上表面的接触面积大于图4中的接触面积。然而，位线BL的侧面上无接触，因此总接触面积小于图4，连接电阻增大。另外，当无氧化物层17时，如上文所述，在沟道层13与位线BL的交界处形成金属氧化物层，连接电阻可能进一步增大。
(变化例1)图6表示变化例1中的存储单元MC的配置。此处，沿着位线BL(源极电极11)的Y轴正方向的边而配置着存储单元MC。此情况下，沟道层13与位线BL间的接触面积也可与图4中的相同。此处，使位线BL的宽度小于图4中的宽度，但该宽度的大小不影响接触面积。这样，可在使位线BL的宽度狭小化的同时在其边配置存储单元MC。
(变化例2)图7表示变化例2中的存储单元MC的配置。存储单元MC的配置与图4相同，但字线WL的宽度并不固定。即，字线WL的宽度在配置着存储单元MC(沟道层13)的部位(大致圆形的部位：第1部位的一例)较大，而在未配置存储单元MC的部位(大致矩形的部位：第2部位的一例)较小。存储单元MC间的字线WL的宽度减小。结果，存储单元MC间的耦合(电容耦合)、即干扰减少。
(变化例3)图8表示变化例3中的存储单元MC的配置。此处，存储单元MCu、MCd错开配置。即，呈上下配置的晶体管10u(i，j)及10d(i，j)的沟道层13分别连接于位线BL的相向的侧面。即，晶体管10u(i，j)的沟道层13并不直接连接于晶体管10d(i，j)的沟道层13，前者连接于位线BL(j)的任一侧面(第2、第3面中的一个面)，后者连接于位线BL(j)的与所述侧面相向的侧面(第2、第3面中的另一个面)。此情况下，存储单元MCu、MCd连接于位线BL的上表面(或下表面)及侧面，可确保连接面积。此处，存储单元MCu(i，j)以与图4相同的方式配置，存储单元MCd(i，j)配置在与配置有存储单元MCu(i，j)的位线BL(j)的侧面为相反侧的位线BL(j)的侧面。
在所述实施方式、变化例1、2中，呈上下配置的晶体管10u(i，j)及10d(i，j)的沟道层13连接于位线BL(j)的同一侧面。即，晶体管10u(i，j)的沟道层13连接于晶体管10d(i，j)的沟道层13，两者连接于位线BL(j)的任一侧面(第2、第3面中的一个面)。然而，这些示例中，与变化例3同样地，也可使晶体管10u(i，j)及10d(i，j)的沟道层13连接于位线BL(j)的相向的各侧面。即，晶体管10u(i，j)的沟道层13并不直接连接于晶体管10d(i，j)的沟道层13，前者连接于位线BL(j)的任一侧面(第2、第3面中的一个面)，后者连接于位线BL(j)的与所述侧面相向的侧面(第2、第3面中的另一个面)。
(制造方法)接着，说明半导体存储装置的制造方法。图9是表示半导体存储装置的制造顺序的一例的流程图。图10～图14是表示实施方式的半导体存储装置的制造方法的模式截面图。
(1)下侧存储单元MCd的制作(步骤S11，图10)制作存储单元MCd。在基板21上，制作电容器30d、晶体管10d(漏极电极12、字线WLd、沟道层13、栅极绝缘层15)、层间绝缘层22～24。该阶段中，不制作源极电极11(位线BL)。该制程可与普通的半导体存储装置的制作方式相同，因此省略详细说明。然而，沟道层13的轴C0与位线BL的轴C1错开。
(2)层叠体的制作(步骤S12，图11)制作层叠体。即，如下所述，在层间绝缘层24上，依序制作氧化物层17、位线BL(源极电极11)、层间绝缘层25、字线WLu(栅极电极14)、层间绝缘层26及漏极电极12。此时，在位线BL(源极电极11)之前，先形成氧化物层17(的图案)，结果，氧化物层17配置在位线BL的下表面。
(3)贯通孔H的形成(步骤S13，图12)在层叠体上形成贯通孔H(图12)。即，形成贯通漏极电极12、层间绝缘层26、栅极电极14、及层间绝缘层25并到达位线BL(源极电极11)的贯通孔H。贯通孔H的轴C0沿着位线BL(源极电极11)的边，且位线BL的侧面配置在贯通孔H内。此时，层间绝缘层25及位线BL双方都受到蚀刻。然而，因层间绝缘层25与位线BL的蚀刻速率的大小不同(层间绝缘层25的蚀刻速率大：选择比大)，因此，位线BL实际上未被蚀刻。结果，位线BL的上表面及一个侧面露出在贯通孔H内。
(4)栅极绝缘层15及氧化物层17(低电阻层)的制作(步骤S14，图13)接着，形成栅极绝缘层15。此时沉积的存储单元MCu侧的栅极绝缘层15连接于存储单元MCd侧的栅极绝缘层15。而且，形成氧化物层17。此时，在位线BL(源极电极11)的上表面及侧面形成氧化物层17。结果，与步骤S12中形成的氧化物层17的图案一并地，在位线BL的上下表面及侧面配置氧化物层17。如上文所述，氧化物层17防止在沟道层13与源极电极11(位线BL)的界面上形成高电阻的金属氧化物层。结果，能使沟道层13与源极电极11间低电阻化。
(5)沟道层13的制作(步骤S15，图14)以沟道层13来填埋贯通孔H(图14)。此时沉积的存储单元MCu侧的沟道层13连接于存储单元MCd侧的沟道层13。
(6)电容器30u的制作(步骤S16，图3)形成电容器30u、层间绝缘层27。通过以上处理，制作出图1～图4所示的半导体存储装置。
以上，存储单元MCu、MCd是呈上下配置。当采用如变化例3所示使存储单元MCu、MCd在XY平面上错开的结构时，只要使位线BL的相向的两个侧面露出，并在这两个侧面上配置各个存储单元MCu、MCd的沟道层13即可。
已说明本发明的若干实施方式，但这些实施方式是作为示例提出，并不用来限定发明范围。这些新颖的实施方式能以其他多种方式实施，可在不脱离发明宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形属于发明的范围及宗旨，也属于权利要求书中记载的发明及其等价的范围内。
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