具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。

在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范围中。

应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由相关申请文件定义。

图1为依据本公开一实施例中一种半导体元件的制备方法10的流程示意图。图2及图3为依据本公开一实施例中制备半导体流程的某部分的剖视示意图。图4为依据图3中半导体元件的顶视示意图。

请参考图1及图2，在步骤S11，可提供一基底101。举例来说，基底101可由下列材料所形成：硅、掺杂硅、硅锗(silicon germanium)、绝缘层上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germanium oninsulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indiumphosphide)、磷化铟镓(indium gallium phosphide)。

请参考图3及图4，在步骤S13，多个绝缘结构103可形成在基底101中。在剖视图中，多个绝缘结构103相互分隔开，并界定出多个主动区105。举例来说，多个绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-dopedsilicate)，或其类似物。从顶视图来看，多个主动区105沿一方向延伸，该方向相对于方向X倾斜。应当理解，在本公开中，氮氧化硅表示一物质，此物质含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅表示一物质，此物质含有硅、氮以及氧，而其中氮的一比例大于氧的比例。

图5及图7为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图8为依据图7中半导体元件的顶视示意图。

请参考图1及图5至图8，在步骤S15，多个字元线201可形成在基底101中。在所述的实施例中，多个字元线201可沿方向X延伸。每一字元线201具有一底层203、一中间层205、一顶层207以及一沟槽开口209。请参考图5，在所述的实施例中，一微影工艺可用来图案化基底101，以界定出多个沟槽开口209的位置。可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以在基底101中形成多个沟槽开口209。请参考图6，多个底层203可对应地形成并接合到多个沟槽开口209以及多个沟槽开口209的底部。举例来说，多个底层203可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅，或其类似物所制。

请参考图7及图8，多个中间层205可对应地形成在多个底层203上。多个中间层205的顶表面可低于基底101的一顶表面。举例来说，多个中间层205可由掺杂多晶硅、金属材料或硅化金属所制。举例来说，硅化金属可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。多个顶层207可对应地形成在多个中间层207上。多个顶层207的顶表面可与基底101的顶表面位在同一水平线。举例来说，多个顶层207可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。

图9为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。

请参考图1及图9，在步骤S17，多个第一区与第二区可形成在基底101的主动区105中。多个掺杂区可包括一第一掺杂区301与多个第二掺杂区303。第一掺杂区301位在二相邻字元线201之间。所述第二掺杂区303分别地位在多个绝缘结构103与多个字元线201之间。第一掺杂区301与所述第二掺杂区301分别地掺杂有一掺杂物，例如磷(phosphorus)、砷(arsenic)或锑(antimony)。第一掺杂区301与所述第二掺杂区301分别地具有掺杂浓度，范围在1E17 atoms/cm³到1E19 atoms/cm³。

图10为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图11为依据图10中半导体元件的顶视示意图。

请参考图1及图10与图11，在步骤S19，多个接触点401形成在基底101上。一第一隔离膜801可形成在基底101上。举例来说，第一隔离膜801可为氮化硅、氧化硅、氮氧化硅、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、或其组合所制，但并不以此为限。多个接触点401可形成在第一隔离膜801中。一微影工艺可用于图案化第一隔离膜801，以界定出多个接触点401的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第一隔离膜801中形成多个开口。在蚀刻工艺之后，一导电材料沉积在多个开口中，以形成多个接触点401，举例来说，导电材料为铝、铜、钨、钴或其他适合金属或金属合金，而沉积可为如化学气相沉积、物理气相沉积、涂布或其类似工艺的一金属化工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余的沉积材料，并提供一大致平坦表面给界下来的处理步骤。

在一些实施例中，请参考图10与图11，接触点401沉积在第一掺杂区301上，并电性连接到第一掺杂区301。在所述的实施例中，形成含有钨的接触点401。当接触点401的顶表面暴露在氧或空气时，在含有钨的接触点401的一顶表面上容易形成缺陷。此缺陷可影响半导体元件的良率。

图12为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图13为依据图12中半导体元件的顶视示意图。

请参考图1及图12与图13，多个位元线接触点405可形成在基底101上。(在图12中仅显示一位元线接触点405。)一第二隔离膜803可形成在第一隔离膜801上。第二隔离膜803可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用于图案化第二隔离膜803，以界定出多个位元线接触点405的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第二隔离膜803中形成多个开口。接触点401的一顶表面可经由多个位元线开口而暴露。可选择地执行使用还原剂的一清洗工艺，以移除含有钨的接触点401的顶表面上的所述缺陷(defects)。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)，或其组合。

请参考图12与图13，在清洗工艺之后，可形成含有氮化钨的一第一包覆层(firstcoverage layer)407，以覆盖多个位元线接触点开口的底部与侧壁。第一包覆层407可避免含有钨的接触点401的顶表面暴露在氧或空气；因此第一包覆层407可减少在含有钨的接触点401的顶表面上的缺陷的形成。可通过一金属化工艺将一导电材料沉积在多个位元线接触点开口中，以形成多个位元线接触点405，举例来说，导电材料为铝、铜、钨、钴或其他适合进数或金属合金，金属化工艺为化学气相沉积、物理气相沉积、涂布或其类似工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。

请参考图12与图13，多个位元线接触点405对应地电性连接到所述接触点401；意即，多个位元线接触点405电性耦接到第一掺杂区301。

图14为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图15为依据图14中半导体元件的顶视示意图。

请参考图1以及图14与图15，在步骤S21，多个位元线409可形成在基底101上。(图14中仅显示一位元线409。)一第三隔离膜805可形成在第二隔离膜803上。第三隔离膜805可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用于图案化第三隔离膜805，以界定出多个位元线409的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第三隔离膜805中形成多个位元线沟槽开口408。在一些实施例中，微影工艺亦可图案化第三隔离膜805以界定出多个接触孔402的位置，并可执行一蚀刻工艺以形成多个接触孔402，而多个接触孔402穿经第三隔离膜805、第二隔离膜803以及第一隔离膜801。换言之，所述接触孔402为非常深的开口，于此同时，位元线沟槽开口408是相对非常浅的开口。

图16为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图17为依据图16中半导体元件的顶视示意图。所述位元线沟槽开口408与所述接触孔402可通过下列工艺所充填，例如化学气相沉积、物理气相沉积、涂布或其类似工艺。在一些实施例中，所述接触孔402比所述位元线沟槽开口408更深，而所述位元线沟槽开口408可完全地被一填充材料408-1所充填，且所述接触孔402可部分地被一填充材料402-1所充填，其中填充材料402-1可与填充材料408-1相同。在一些实施例中，在第三隔离膜805中的所述接触孔402的上部位并未被填充材料402-1所充填。

图18为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图19为依据图18中半导体元件的顶视示意图。在一些实施例中，可执行如非等向性蚀刻工艺的一蚀刻工艺，以移除第三隔离膜805围绕所述接触孔402的一部位，以形成多个转换孔404，多个转换孔404具有一窄部404-1以及一宽部404-2，窄部404-1是在第二隔离膜803中由填充材料402-1所占用，宽部404-2是在第三隔离膜805中。

图20为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图21为依据图20中半导体元件的顶视示意图。在一些实施例中，填充材料402-1与填充材料408-1分别从所述转换孔404与所述位元线沟槽开口408剥离。在剥离填充材料之后，可以一金属化工艺将一导电材料沉积在多个位元线沟槽开口408中以形成多个位元线406，并在所述转换孔404中形成多个电容接触点403，举例来说，导电材料为铝、铜、钨、钴或其他适合的金属或金属合金，而金属化工艺为化学气相沉积、物理气相沉积、涂布或其类似工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。

在一些实施例中，电容接触点403具有一颈部403-1以及一头部403-2，头部403-2位在颈部403-1上，其中头部403-2的一上宽度W1大于颈部403-1的一上宽度W2。在一些实施例中，颈部403-1的上宽度W2大致与头部403-2的一下宽度相同。在一些实施例中，头部403-2具有一弧形侧壁403-3。在一些实施例中，头部具有锥形轮廓。

请参考图20与图21，多个位元线409可沿方向Y延伸，且在顶式图中呈现波形线。多个位元线接触点405位在多个位元线409与多个主动区105的交叉处。以波形线呈现的多个位元线409可增加在多个位元线接触点405与多个主动区105之间的一接触面积；因此，可降低在多个位元线接触点405与多个主动区105之间的一接触阻抗(contact resistance)。

图22为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。请参考图1及图22，多个栓塞(plugs)411可形成在基底101上。一第四隔离膜807可形成在第三隔离膜805上。第四隔离膜807可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用来图案化第四隔离膜807，以界定出多个栓塞411的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成多个栓塞开口，多个栓塞开口穿经第四隔离膜807。在蚀刻工艺之后，以一金属化工艺将一导电材料沉积在多个栓塞开口中，以在头部403-2上方形成多个栓塞411，而举例来说，导电材料为铝、铜、钨、钴，或其他适合的金属或金属合金，金属化工艺为化学气相沉积、物理气相沉积、涂布或其类似工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。

图23至图25为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图26为依据图25中半导体元件的顶视示意图。

请参考图1及图23至图26，在步骤S25，多个电容结构501可形成在基底101上。每一电容结构501可具有一底电极505、一电容隔离层507以及一顶电极509。请参考图23，一第五隔离膜809可形成在第四隔离膜807上。第五隔离膜809可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用于图案化第五隔离膜809，以界定出多个电容沟槽503的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成多个电容沟槽503，而多个电容沟槽503穿经第五隔离膜809。多个栓塞411可经由多个电容沟槽503而暴露。

请参考图24，多个底电极505可对应地分别形成在多个电极沟槽503中；换言之，多个底电极505可朝内地形成在第五隔离膜809中。举例来说，多个底电极505可由掺杂多晶硅、硅化金属、铝、铜或钨所制。多个底电极505可分别地对应连接到多个栓塞411。

请参考图24，可形成电容隔离层507以连接到多个底电极505的侧壁与底部以及第五隔离膜809的顶表面。电容隔离层507可为一单一层或多层。在所述实施例中，电容隔离层507可为一单一层或多层。特别地是，电容隔离层507可为由一高介电常数材料所制的一单一层，例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconiumtitanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafniumoxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其类似物。或者是，在另一实施例中，电容隔离层507可由多层所形成，其由氧化硅、氮化硅以及氧化硅所组成。

请参考图25与图26，顶电极509可形成来充填多个电容沟槽503，并覆盖电容隔离层507。举例来说，顶电极509可由掺杂多晶硅、铜或铝所制。

图27至图29为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。在一些实施例中，一底穿孔413与一第一导电层415可形成在基底101上。请参考图27，一第六隔离膜811可形成在第五隔离膜809上。第六隔离膜811可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用来图案化第六隔离膜811，以界定出底穿孔413的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成一底穿孔开口，该底穿孔开口穿经第六隔离膜811。在蚀刻工艺之后，以一金属化工艺将一导电材料沉积在底穿孔开口中，以在第六隔离膜811中形成底穿孔413，而举例来说，导电材料为铝、铜、钨、钴，或其他适合的金属或金属合金，金属化工艺为化学气相沉积、物理气相沉积、涂布或其类似工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余的沉积材料，并提供一大致平坦表面给接下来的处理步骤。

请参考图27，在所述的实施例中，形成含有钨的底穿孔413。当底穿孔403的顶表面暴露在氧或空气时，含有钨的底穿孔413的一顶表面容易形成缺陷。所述缺陷可能影响半导体元件的良率。

请参考图28，一第七隔离膜813可形成在第六隔离膜811上。第七隔离膜813可由与第一隔离膜801相同的材料所制，但并不以此为限。一微影工艺可用来图案化第七隔离膜813，以界定出第一导电层415的位置。在微影工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第七隔离膜813中形成一第一导电层沟槽。底穿孔413的顶表面可通过第一导电层沟槽而暴露。可选择地执行使用还原剂的一清洗工艺，以移除含有钨的底穿孔413的顶表面上的所述缺陷(defects)。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)，或其组合。

请参考图28与图29，在清洗工艺之后，可形成含有氮化钨的一第二包覆层417，以覆盖第一导电层沟槽的一底部与各侧壁。第二包覆层417可避免含有钨的底穿孔413的顶表面暴露在氧或空气；因此第二包覆层417可减少在含有钨的底穿孔413的顶表面上的缺陷的形成。可通过一金属化工艺将一导电材料沉积在第一导电层沟槽中，以形成第一导电层415，举例来说，导电材料为铝、铜、钨、钴或其他适合进数或金属合金，金属化工艺为化学气相沉积、物理气相沉积、涂布或其类似工艺。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余沉积材料，并提供一大致平坦表面给接下来的处理步骤。

图30为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。

请参考图30，一半导体元件可包括一基底101、多个绝缘结构103、多个字元线201、多个掺杂区、多个隔离膜、多个接触点、多个位元线接触点405、一第一包覆层407、多个位元线409、多个栓塞411、一底穿孔413、一第一导电层415、一第二包覆层417以及多个电容结构501。

请参考图30，多个绝缘结构103可设置在基底101中，且相互分隔开设置。多个绝缘结构103可界定出多个主动区105。多个字元线201可设置在基底101中，并相互分隔开设置。每一字元线201包括一底层203、一中间层205以及一顶层207。多个底层203可分别地朝内设置在基底101中。多个中间层205可分别地对应设置在多个底层203上。多个中间层205的顶表面可低于基底101的一顶表面。多个顶层207可分别地对应设置在多个中间层205上。多个顶层207的顶表面与基底101的顶表面位在相同的垂直水平面。

请参考图30，多个掺杂区可设置在基底101的多个主动区105中。每一掺杂区具有一第一掺杂区301以及多个第二掺杂区303。针对每一掺杂区，第一掺杂区301设置在二相邻字元线201之间。所述第二掺杂区303分别地设置在多个绝缘结构103与多个字元线201之间。

请参考图30，多个隔离膜可设置在基底101上。多个隔离膜可包括一第一隔离膜801、一第二隔离膜803、一第三隔离膜805、一第四隔离膜807、一第五隔离膜809、一第六隔离膜811以及一第七隔离膜813。第一隔离膜801可设置在基底101上。多个接触点可设置在第一隔离膜801中。多个接触点可包括一接触点401以及多个第二接触点403。接触点401设置在第一掺杂区301上，并店谢连接到第一掺杂区301。所述第二接触点403分别地设置在所述第二掺杂区303上，并分别地电性连接到所述第二掺杂区303。在本实施例中，形成含有钨的接触点401。

请参考图30，第二隔离膜803可设置在第一隔离膜801上。多个位元线接触点405可设置在第二隔离膜803中。(在图30中仅显示一位元线接触点。)第一包覆层407可设置在第二隔离膜803中，并位在接触点401的一顶表面上；换言之，第一包覆层407可设置在多个位元线接触点405与接触点401之间。此外，第一包覆层407可设置在多个位元线接触点405的侧壁上，并接合到多个位元线接触点405的侧壁。第一包覆层407可含有氮化钨。

请参考图30，第三隔离膜805可设置在第二隔离膜803上。多个位元线409可设置在第三隔离膜805中，并位在多个位元线接触点405与第一包覆层407上。(图30仅显示一位元线409。)第四隔离膜807可设置在第三隔离膜805上。可设置多个栓塞411以穿经第四隔离膜807、第三隔离膜805以及第二隔离膜803。多个栓塞411可分别地对应电性连接到所述第二接触点403。

请参考图30，电容接触点403具有一颈部403-1以及一头部403-2，头部403-2位在颈部403-1上，其中头部403-2的一上宽度W1大于颈部403-1的一上宽度W2。在一些实施例中，颈部403-1的上宽度W2大致地与头部403-2的一下宽度相同。在一些实施例中，头部403-2具有一弧形侧壁403-3。在一些实施例中，头部具有锥形轮廓。

请参考图30，第五隔离膜809可设置在第四隔离膜807上。多个电容结构501可设置在第五隔离膜809中。多个电容结构501可包括多个底电极505、一电容隔离层507以及一顶电极509。多个底电极505可朝内地设置在第五隔离膜809中，并分别地对应电性连接到多个栓塞411。电容隔离层507可设置在多个底电极505上。顶电极509可设置在电容隔离层507上。

请参考图30，第六隔离膜811可设置在第五隔离膜809上。底穿孔413可设置在第六隔离膜811中，并电性连接到顶电极509。底穿孔413可含有钨。一第七隔离膜813可设置在第六隔离膜811上。第一导电层415可设置在第七隔离膜813中，并位在底穿孔413上。第二包覆层417可设置在底穿孔413的一顶表面上，而第二包覆层417可设置在底穿孔413与第一导电层415之间。此外，第二包覆层417可设置在第一导电层415的侧壁上，并接合到第一导电层415的侧壁。第二包覆层417可含有氮化钨。

图31至图32为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。

请参考图31，半导体元件可包括多个第三包覆层419。多个第三包覆层419可分别地对应设置在所述第二接触点403与多个栓塞411之间。换言之，多个第三包覆层419可分别地对应设置在含有钨的所述第二接触点403的顶表面上。多个第三包覆层419可分别地对应设置在多个栓塞411的侧壁上，并接合到多个栓塞411的侧壁。多个第三包覆层419可含有氮化钨。在本实施例中，仅第一包覆层407、第二包覆层417以及多个第三包覆层419分别地设置在接触点401、底穿孔413以及所述第二接触点403上；然而，其他导电层或穿孔亦可适用。

应当理解，在本实施例中，一包覆层可当作是第一包覆层407、第二包覆层417或第三包覆层419，但并不以此为限。一导电部件(conductive feature)可当作是接触点401、第二接触点403，或底穿孔413，但并不以此为限。

请参考图32，半导体元件可包括一第一阻障层(first barrier layer)421。第一阻障层421可设置在第一包覆层407与多个位元线接触点405之间。举例来说，第一阻障层421可由钛、氮化钛、钛钨合金、钽、氮化钽或其组合所制。第一阻障层421可改善第一包覆层407与多个位元线接触点405之间的粘性(adhesion)。

本公开的一实施例提供一种半导体元件，包括：一基底；多个电容接触点，位在该基底上，所述多个电容接触点至少其一具有一颈部以及一头部，该头部位在颈部上，其中该头部的一上宽度大于该颈部的一上宽度；多个位元线接触点以及多个位元线，所述多个位元线接触点位在该基底上，所述多个位元线位在所述多个位元线接触点上，其中所述多个位元线至少其一为一波形线，该波形线在二相邻电容接触点之间延伸；以及一电容结构，位在该头部上。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；在该基底的一第一部位上形成多个位元线接触点；在所述多个位元线接触点上形成多个位元线；在该基底的一第二部位形成一电容接触点，该电容接触点具有一颈部，并在该颈部上形成一头部，其中该头部的一上宽度大于该颈部的一上部位；以及在该头部上形成一电容结构；其中所述多个位元线的至少其一为一波形线，该波形线在二相邻电容接触点之间延伸。

由于具有该颈部与该头部的电容接触点具有一锥形轮廓，因此可戏剧性地解决在接下来所形成的电容结构与电容接触点之间的未对准(misalignment)。此外，该包覆层可减少在该半导体元件中缺陷的形成；因此可对应地增加该半导体元件的良率。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离相关申请文件所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。