具体实施方式

以下揭露内容提供了用于实行所提供的标的的不同特征的许多不同的实施例或范例。下文描述组件及布置的特定范例以简化本揭露内容。当然，这些仅为范例且未意图具限制性。例如，在下文的描述中，在第二特征之上或上之第一特征的形成可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含在第一特征与第二特征之间形成额外特征，使得第一特征及第二特征可不直接接触的实施例。此外，在各种范例中，本揭露内容可能重复元件符号及/或字母。此重复是出于简单及清楚的目的，且其本身并不规范所论述的各种实施例及/或配置之间的关系。

再者，为了便于描述，本文中可使用诸如“在...之下”、“在...下方”、“较低”、“在...上方”、“较高”、及类似者空间相对术语来描述图示中所示意的一个元件或特征与另一元件(等)或特征(等)的关系。除了在图中描绘的方位之外，空间相对术语亦意图涵盖元件在使用或操作中的不同方位。设备能以其他方式定向(旋转90度或以其他定向)，且在本文中使用的空间相对描述语可同样地被相应的方式解释。

如本文所用，“大约”、“约”、“近似”、或“大致”通常是指给定值或范围的百分之二十之内、或百分之十之内、或百分之五之内。在此给出的数值为近似的，意味着若没有明确说明，则可推断出术语“大约”、“约”、“近似”、或“大致”。

在本揭露内容的各种实施例中，提供了在单个遮蔽罩中具有偏移切割图案的双图案布局设计。单个遮罩中的偏移切割图案允许增加电路布局的金属2(M2)针脚接入能力，从而增加布线弹性，如下文提供的非限制性范例所示意。针脚接入点为可将导电特征(例如，M2线)连接到另一个导电特征(例如，M1线)的定位。接入点的数量对决定布线能力，诸如布线密度、及布线弹性发挥了作用。

根据各种实施例在下文中提供其中包含单元结构的器件。论述了一些实施例的一些变体。贯穿各种示图及示意性实施例，相似的元件设计有相似的参考数字，以方便理解。

图1A为根据一些实施例的布局设计100A的简图。布局设计100A为图1B的集成电路100B的布局图，其为根据一些实施例的集成电路100B的俯视图的简图。布局设计100A可用于制造集成电路，诸如图1B的集成电路100B。在一些实施例中，布局设计100A包含未在图1A中图示的其他元件。除了布局设计100A外，图1A还描绘了X轴及Y轴方向。

布局设计100A包含标准单元布局图案110a，及部分标准单元布局图案110b及110c。标准单元布局图案110a在标准单元布局图案110b与110c之间，且在Y轴方向上布局标准单元布局图案110b、110a、及110c。单元边界111a在标准单元布局图案110a与110b之间，且单元边界111b位在标准单元布局图案110a与110c之间。在单元边界111a与111b之间界定单元区域，且标准单元布局图案110a在单元区域中。标准单元布局图案110a、110b、及110c可用于制造图1B的集成电路100B的相应标准单元110a'、110b'、及110c'。在一些实施例中，如上文所论述的术语“标准单元”被称作电气组件，此电气组件被配置成提供基于逻辑功能性，储存功能性、或类似者。

在一些实施例中，标准单元布局图案110a、110b、及110c中的一个或更多个标准单元布局图案为逻辑门单元的布局设计。在一些实施例中，逻辑门单元包含AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、触发器、BUFF、锁存器、延迟、或时钟单元。在一些实施例中，标准单元布局图案110a、110b、及110c中的一个或更多个标准单元布局图案为记忆体单元的布局设计。在一些实施例中，记忆体单元包含静态随机存取记忆体(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)、或只读记忆体(ROM)。在一些实施例中，标准单元布局图案110a、110b、及110c中的一个或更多个标准单元布局图案包含一个或更多个有源或无源元件的布局设计。有源元件的范例包含，但不限于晶体管及二极管。晶体管的范例包含，但不限于：金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p-通道及/或n-通道场效应晶体管(PFET/NFET)等)、FinFET、及具有高源极/漏极的平面MOS晶体管。无源元件的范例包含，但不限于电容器、电感器、保险丝、及电阻器。

在一些实施例中，布局设计100A包含网格线组102、第一切割特征布局图案组CM1A、第二切割特征布局图案组CM1B、第一导电特征布局图案组130a、第二导电特征布局图案组130b、第一导电特征布局图案组140a、第一导电特征布局图案组140b、第一导电特征布局图案组150a、及第二导电特征布局图案组150b。例如，如图1A所示，CM1A部分对应至第一切割特征布局图案CM1Aa、CM1Ab、CM1Ac、CM1Ad、及CM1Ae，且CM1B部分对应至第二切割图案CM1Ba、CM1Bb、CM1Bc、CM1Bd、及CM1Be，M1A部分对应至第一导电特征布局图案130a、140a、及150a，且M1B部分对应至第二导电特征布局图案130b、140b、及150b。标准单元布局图案110a包含第一导电特征布局图案130a及第二导电特征布局图案130b，标准单元布局图案110b包含第一导电特征布局图案140a及第二导电特征布局图案140b，及标准单元布局图案110c包含第一导电特征布局图案150a及第二导电特征布局图案150b。

每个网格线102在X-轴方向上延伸。网格线组102至少包含网格线102a、网格线102b、网格线102c、及/或网格线102d。网格线组102中的每个网格线在Y轴方向上与网格线组102的相邻的网格线通过间隔P1隔开。在一些实施例中，网格线组102中的每个网格线102a、102b、102c、102d界定在X轴方向上延伸的相应导电特征布局图案所定位的区域。在一些实施例中，网格线组102亦称作配线轨迹组。在一些实施例中，网格线组上的导电特征布局图案102对应至金属2(M2)导电特征布局图案。M2导电特性布局图案位在第二布局层级上。在一些实施例中，第二布局层级为M2布局层级。

第一及第二导电特征布局图案组130、130b、140a、140b、150a、及150b在Y轴方向上延伸。第一导电特征布局图案组130a、140a、及150a将被形成在多个遮罩组的同一遮罩上，且第二导电特征布局图案组130b、140b、及150b将被形成在多个遮罩组的不同遮罩上。因此，第一及第二导电特征布局图案130a、130b、140a、140b、150a、及150b被称作子图案。每个第一及第二导电特征布局图案组130a、130b、140a、140b、150a、及150b包含至少一个导电特征布局图案。第一及第二导电特征布局图案组130a、130b、140a、140b、150a、及150b位在第一布局层级上。在一些实施例中，第一布局层级为金属1(M1)布局层级。在一些实施例中，M1布局层级在M2布局层级之下。第一及第二导电特征布局图案组130a、130b、140a、140b、150a、及150b可用于制造集成电路100B的相应第一及第二导电结构组导电结构组130a'、130b'、140a'、140b'、150a'、及150b'(图1B)。

在一些实施例中，第一导电特征布局图案及第二导电特征布局图案(130b或130a)至少穿过网格线102a、102b、102c或102d。在一些实施例中，第一导电特征布局图案组130a及第二导电特征布局图案组130b与布局设计100A的其他布局层级(例如，MD、M0、或类似者)的其他下层布局图案(未示出)交叉。

在一些实施例中，每个第一导电特征布局图案130a与相邻的第一导电特征布局图案130a在X轴方向上通过间距Pa隔开，且每个第二导电特征布局图案130b与相邻的第二导电特征布局图案130b在X轴方向上通过间距Pb隔开。间距Pb可与间距Pa实质相同。在一些实施例中，对于EUV遮罩而言，间距Pa及/或Pb在约24纳米至约60纳米的范围内。在X轴方向上，交替地布局第一导电特征布局图案130a及第二导电特征布局图案130b，使得相邻的第一导电特征布局图案130a及第二导电特征布局图案1130b之间的间距Pc小于间距Pa(Pb)。例如，间距Pc约为间距Pa(Pb)的一半。在一些实施例中，间距Pc在约18纳米至约30纳米的范围内。第一导电特征布局图案组130a及第二导电特征布局图案组130b中的图案的其他配置或数量皆在本揭露内容的范围之内。

第一切割特征布局图案组CM1A在X轴方向上延伸。第一切割特征布局图案组CM1A至少包含第一切割特征布局图案CM1Aa、CM1Ab、CM1Ac、CM1Ad、及CM1Ae。第一切割特征布局图案CM1Aa、CM1Ab、CM1Ac、CM1Ad、及CM1Ae的每个中心与相邻的第一切割特征布局图案在X轴方向上隔开，隔开距离实质等于间距Pa的n倍，其中n为正整数。例如，第一切割特征布局图案CM1Aa的中心与第一切割特征布局图案CM1Ab的中心在X轴方向上通过Pa的约2倍分隔开，且第一切割特征布局图案CM1Aa的中心与第一切割特征布局图案CM1Ac的中心在在X轴方向上通过Pa的约3倍分隔开。第一切割特征布局图案组CM1A位在第一布局层级上。在一些实施例中，第一切割特征布局图案CM1Aa及CM1Ab位在单元边界111a上，但在Y轴方向上彼此偏移。即，第一切割特征布局图案CM1Aa及CM1Ab未对准。类似地，第一切割特征布局图案CM1Aa及CM1Ac位在单元边界111a上，但在Y轴方向上彼此偏移。此外，第一切割特征布局图案CM1Ad及CM1Ae位在单元边界111b上且彼此对准。

第一切割特征布局图案CM1Aa与第一切割特征布局图案CM1Ad在Y轴方向上通过间距PA1隔开，且第一切割特征布局图案CM1Ac与第一切割特征布局图案CM1Ae在Y轴方向上通过间距PA2隔开。在一些实施例中，如图1A所示，间距PA2与间距PA1不同。例如，间距PA2大于间距PA1。例如，间距PA1与PA2之间的差异小于第一切割特征布局图案CM1Aa的宽度W(参见图7)。即，第一切割特征布局图案CM1Ab在Y轴方向上，通过偏移距离(＝PA2-PA1)偏移了第一切割特征布局图案CM1Aa，此偏移距离小于第一切割特征布局图案CM1Aa的宽度W。

第二切割特征布局图案组CM1B在X轴方向上延伸。第二切割特征布局图案组CM1B至少包含第二切割特征布局图案CM1Ba、CM1Bb、CM1Bc、CM1Bd、及CM1Be。第二切割特征布局图案组CM1B位在第一布局层级上。在一些实施例中，第二切割特征布局图案CM1Ba、CM1Bb、及CM1Bc位在单元边界111a上且彼此对准。即，第二切割特征布局图案CM1Ba、CM1Bb、及CM1Bc沿着X轴方向对准。此外，第二切割特征布局图案CM1Bd及CM1Be位在单元边界111b上且彼此对准。

第二切割特征布局图案CM1Ba、CM1Bb、及CM1Bc可与第一切割特征布局图案CM1Aa实质对准。即，第二切割特征布局图案CM1Ba、CM1Bb、及CM1Bc可能在Y轴方向上，偏移了(未对准)第一切割特征布局图案CM1Ab及CM1Ac。在一些实施例中，第二切割特征布局图案CM1Bc与第一切割特征布局图案CM1Ab及/或CM1Ac重叠，如图1A所示。第二切割特征布局图案CM1Bb与第二切割特征布局图案CM1Bd在Y轴方向上通过间距PA3隔开。在一些实施例中，间距PA3与间距PA2不同，但与间距PA1大致相同。

第一切割特征布局图案组CM1A将被形成在多个遮罩组的同一遮罩上，第二切割特征布局图案组CM1B将被形成在多个遮罩组中的另一个遮罩上。因此，第一切割特征布局图案CM1A及和第二切割特征布局图案CM1B被称作子图案。在一些实施例中，第一切割特征布局图案CM1a、CM1Ab、CM1Ac、CM1Ad、及CM1Ae标识第一导电结构130a'、140a'、及/或150a'(参见图1B)的相应第一隔离部分CM1Aa'、CM1Ab'、CM1Ac'、CM1Ad'、及CM1Ae'在切割金属制程中移除的的相应位置。在一些实施例中，第二切割特征布局图案CM1a、CM1Bb、CM1Bc、CM1Bd、及CM1Be标识第二导电结构130b'、140b'、及/或150b'(参见图1B)的相应第二隔离部分CM1Ba'、CM1Bb'、CM1Bc'、CM1Bd'、及CM1Be'在切割金属制程中移除的的相应位置。例如，第一导电结构130a'中的至少一个第一导电结构具有面对标准单元110b'的端部132a'，且第一隔离部分CM1a'抵接第一导电结构130a'的端部132a'。

在一些实施例中，布局设计100A进一步包含金属0通道图案A1、A2、B1、B2、及ZN、及金属1通道图案V1a(为清楚起见仅标志一个)。例如，如图1A所示，V0部分对应至金属0通道图案A1、A2、B1、B2、及ZN，而V1部分对应至金属1通道图案V1a。金属0通道A1、A2、B1、B2、及ZN标识图1B中相应金属0通道A1'、A2'、B1'、B2'、及ZN'的相应位置，且金属1通道图案A1、A2、B1、B2、及ZN标识相应金属1通道V1a'的相应位置。例如，如图1B所示，V0'部分对应至金属0通道图案A1'、A2'、B1'、B2'、及ZN'，而V1'部分对应至金属1通道V1a'。每个金属0通道图案A1'、A2'、B1'、B2'、及ZN'皆配置成使第一或第二导电结构130a'、130b'、140a'、140b'、150a'、或150b'及下层结构(例如，MD、M0、或类似者)相互连接，且每个金属1通道V1a'皆配置成使第一或第二导电结构130a'、130b'、140a'、140b'、150a'、或150b'及M2导电结构相互连接。

参照图1B。在图1B中，与图1A、2A～2C及5A～11的一个或更多个相同或相似的组件被赋予相同或相似的元件符号(如下文所示)，并因此省略了其详细描述。集成电路100B是通过图1A的布局设计100A所制造。包含定位及对准方式的结构关系，暨图1B的集成电路100B的配置，与图1A的布局设计100A的相应结构关系及相应配置类似，且为了简洁起见，在图1B、2A至2C、及5A至11中将不再描述类似的详细描述。

集成电路100B包含标准单元110a'、110b'、及110c'。在一些实施例中，标准单元110a'、110b'、及110c'的一个或更多个标准单元为逻辑门单元。在一些实施例中，标准单元110a'、110b'、及110c'的一个或更多个标准单元为记忆体单元。在一些实施例中，标准单元110a'、110b'、及110c'的一个或更多个标准单元包含有源或无源元件。

在一些实施例中，集成电路100B包含第一隔离部分组CM1A'、第二隔离部分组CM1B'、第一导电结构组130a'、第二导电结构组130b'、第一导电结构组140a'、第二导电结构140b'、第一导电结构组150a'、及第二导电结构组150b'(如下文所述)。例如，如图1B所示，CM1A'部分对应至第一隔离部分CM1Aa'、CM1Ab'、CM1Ac'、CM1Ad'、及CM1Ae'，CM1B'部分对应至第二隔离部分CM1Ba'、CM1Bb'、CM1Bc'、CM1Bd'、及CM1Be'，M1A'部分对应至第一导电结构130a'、140a'、及150a'，而M1B'部分对应至第二导电结构130b'、140b'、及150b'。

在一些实施例中，集成电路100B进一步包含单元边界111a'及111b'。在一些实施例中，单元边界111a'及111b'并不与标准单元110a'、110b'、及/或110c'的栅结构重叠。单元边界111a'及111b'在X轴方向上延伸，而标准单元110a'、110b'、及/或110c'的栅结构在Y轴方向上延伸。

每个第一导电结构130a'及第二导电结构130b'皆包含多个导电结构。每个第一导电结构组140a'及第二导电结构组140b'皆包含多个导电结构。每个第一导电结构组150a'及第二导电结构组150b'皆包含多个导电结构。在一些实施例中，第一及第二导电结构130a'、130b'、140a'、140b'、150a'、及150b'在集成电路100B的M1层上。

每个第一导电结构130a与相邻的第一导电结构130a在X轴方向上通过间距Pa'隔开，且每个第二导电结构130b与相邻的第二导电结构130b在X轴方向上通过间距Pb'隔开。间距Pb'可与间距Pa'实质相同。在一些实施例中，对于EUV遮罩而言，间距Pa'及/或Pb'在约24纳米至约60纳米的范围内。在X轴方向上，交替地布局第一导电结构130a'及第二导电结构130b'，使得相邻的第一导电结构130a'及第二导电结构130b'之间的间距Pc'小于间距Pa'(Pb')。例如，间距Pc'约为间距Pa'(Pb')的一半。在一些实施例中，间距Pc在约18纳米至约30纳米的范围内。第一电结构组130a'及第二导电结构组130b'中的图案的其他配置或数量在本揭露内容的范围之内。

第一导电结构130a'与第一导电结构140a'通过第一隔离部分CM1Aa'、CM1Ab'、或CM1Ac'隔开。在一些实施例中，第一隔离部分CM1Aa'及CM1Ab'在单元边界111a'的相对两侧上。第一导电结构130a'与第一导电结构150a'通过第一隔离部分CM1Ad'或CM1Ae'隔开。第二导电结构130b'与第二导电结构140b'通过第二隔离部分CM1Ba'、CM1Bb'、或CM1Bc'隔开。第二导电结构130b'与第二导电结构150b'通过第二隔离部分CM1Bd'或CM1Be'隔开。

在图1A及图1B中，因为第一切割特征布局图案及第二切割特征布局图案对应至单独的掩模组，第一切割特征布局图案CM1A界定第一导电结构M1A'(例如，130a'、140a'、及/或150a')的第一隔离部分CM1A'，此第一导电结构M1A'独立于第二导电结构M1B'的第二隔离部分CM1B'，且第二切割特征布局图案CM1B界定第二导电结构M1B'(例如，130b'、140b'、及/或150b')的第二隔离部分CM1B'，此第二隔离部分CM1B'独立于第一导电结构M1A'的第一隔离部分CM1A'。

在一些实施例中，第一及第二导电结构组130a'、130b'、140a'、140b'、150a'及150b'中的至少一个结构包含一个或更多个金属材料层，诸如铝、铜、钨，钛、钽，钛化氮、氮化钽、硅化镍、硅化钴、其他合适的导电材料，或其等的组合。在一些实施例中，第一隔离部分组CM1A'及及第二隔离部分组CM1B'中的至少一个结构包含一个或更多个介电材料层，诸如氧化硅、氮化硅、氮氧化硅、高k介电材料、其他合适的介电材料、或其等的组合。在一些实施例中，至少一个通道A1'、A2'、B1'、B2'、ZN'及/或V1a'包含一个或多个金属材料层，诸如铝、铜、钨，钛、钽，钛化氮、氮化钽、硅化镍、硅化钴、其他合适的导电材料，或其等的组合。

根据本揭露内容的各种实施例，图2A示意范例性M1图案210的俯视图，此范例性M1图案210具有第一导电结构130a'及第一隔离部分CM1A'。在未接触的前提下(因为这些导电结构的接触会致使电气短路)，第一隔离部分CM1A'彼此之间的接触越紧密，配线的接入点的数量就会增加。根据本揭露内容的各种实施例，图2B示意范例性第一图案化方法220的俯视图。在一些实施例中，第一种图案方法为方形推孔(square hole push)。换言之，使用紫外线(UV)遮罩或极端紫外线(EUV)微影制程在每个第一导电结构130a'(例如，分别为孔洞222、224)的一个端部上生成多个孔洞(或圆形)。间距D(例如，孔洞222、224之间的中心至中心间距)可被最小化以增加集成电路100B的布线接入点的数量(见图1B)。在一些实施例中，最小间距D可在约35纳米至约45纳米之间。间距D可通过在蚀刻期间及/或蚀刻设计规则所使用的遮罩的类型规范。根据本揭露内容的各种实施例，图2C示意范例性第二图案方法230的俯视图。在一些实施例中，第二图案方法为方向或横向蚀刻。在孔洞222、224的每一侧上施行横向蚀刻，以横向增加孔的尺寸(例如，图1B中所示的X轴方向以及在图2C被示意的水平方向)。图2B中的方形推孔蚀刻与图2C中的方向或横向蚀刻的组合，可实现图2A中的M1图案210。应当注意，图2A至2C所示的制程可应用于图1B所示的第二导电结构130b'及第二隔离部分CM1B'。

在图1A中，第一个切割特征布局图案CM1A可彼此偏移，因而增加M2在单元边界上的针脚接入能力。例如，由于第一切割特征布局图案CM1Ab偏移了第一切割特征布局图案CM1Aa，因此可在网格线102a上放置额外的金属1通道图案V1a以增加M2针脚的接入点。例如，与不使用偏移特征布局图案的布局设计相比，布局设计100A的针脚接入点增加了约2％的利用率。此外，可使用第一切割特征布局图案CM1A的多位置，且Y轴方向上的两个位置之间的空间亦可很小，甚至重叠。在图1B中，由于第一隔离部分CM1A'是通过方向蚀刻所形成，因而相邻的第一隔离部分CM1A'并未被合并，且可改进或避免在第一导电结构130a'的边缘(例如，图2A中所示的边缘132)处的角落变圆问题。在一些其他实施例中，第二切割特征布局图案CM1B、第二隔离部分CM1B'、及/或第二导电结构130b'(例如，图8)的配置与第一切割特征布局图案CM1A、第一隔离部分CM1A'、及/或第一导电结构130a'的配置类似，因此，与此相关的描述将不在后文重复。

根据本揭露内容的一些实施例，图3为生成IC布局图的方法M10的流程图。在一些实施例中，生成IC布局图的步骤包含生成布局图100A、300A、500A、700A、及800A中的一个布局图，此布局图对应至IC结构，例如，上文参考图1A及图1B及下文参考图5A至图5C、图7至图8、及图10A至图11所论述、基于所生成的IC布局图而制造的布局结构100B中的一个布局结构。在一些实施例中，生成IC布局图的步骤为操作IC制造系统的一部分，以作为制造IC器件(如，记忆体电路、逻辑器件、处理器件、信号处理电路、或类似者)的一部分。

在一些实施例中，方法M10中的一些或全部(步骤)由计算机的处理器执行。在一些实施例中，下文参考图12论述，方法M10中的一些或全部(步骤)由IC器件设计系统1200的处理器1202执行。方法M10的一些或全部操作能作为在设计公司(例如，在下文参考图13所论述的设计公司1320)中施行的设计程序的一部分来施行。

在一些实施例中，方法M10的操作按图3所描绘的顺序施行。在一些实施例中，方法M10的操作同时及/或以图3所描绘的顺序之外的其他顺序施行。在一些实施例中，一个或更多个操作在施行方法M10的一个或更多个操作之前、之间、之中、及/或之后施行。

在操作S12处，在单元区域中，布局第一导电特征布局图案。在一些实施例中，布局第一导电特征布局图案的步骤包含在标准单元布局图案110a、110b、及/或110c的区域中，布局对应至上文参考图1A所论述的第一导电特征布局图案130a、140a、及/或150的第一导电特征布局图案。在一些实施例中，对于EUV遮罩而言，第一导电特征布局图案具有在约24纳米至约60纳米的范围内的间距。

在操作S14处，在单元区域中，布局第二导电特征布局图案。在一些实施例中，布局第二导电特征布局图案的步骤包含布局对应至在上文参考图1A所论述的第二导电特征布局图案130b、140b、及/或150b的第二导电特征布局图案。在一些实施例中，对于EUV遮罩而言，第二导电特征布局图案具有在约24纳米至约60纳米的范围内的间距。在一些实施例中，交替地布局第一导电特征布局图案及第二导电特征布局图案，使得在相邻的第一导电特征布局图案及第二导电特征布局图案之间形成在约18纳米至约30纳米的范围之内的间距。

在操作S16处，在单元区域的单元边界上，布局第一切割特征布局图案，其中至少两个第一切割特征布局图案彼此偏移。在一些实施例中，布局第一切割特征布局图案的步骤包含在对应至在上文参考图1A所论述的单元边界111a上，布局对应至第一切割特征布局图案CM1A的第一切割特征布局图案。

在操作S18处，在单元区域的单元边界上，布局第二切割特征布局图案。在一些实施例中，布局第二切割特征布局图案的步骤包含在对应至在上文参考图1A所论述的单元边界111a上，布局对应至第二切割特征布局图案CM1B的第二切割特征布局图案。在一些实施例中，至少两个第二切割特征布局图案可彼此偏移。

在操作S20处，在一些实施例中，生成IC布局图。IC布局图包含如上文参照操作S12至S18所论述的方式布局的第一导电特征布局图案、第二导电特征布局图案、第一切割特征布局图案、及第二切割特征布局图案。

在一些实施例中，生成IC布局图的步骤包含将IC布局图储存在储存器件中。在不同实施例中，将IC布局图储存在储存器件中的步骤包含将IC布局图储存在非易失性、计算机可读记忆体或单元库(例如，数据库)中，及/或包含在网络上储存IC布局图。在一些实施例中，下文参考图12论述，将IC布局图储存在储存器件中的步骤包含在IC器件设计系统2700的网络1214上储存IC布局图。

在操作S22处，在一些实施例中，基于IC布局图，产制一个或更多个半导体遮罩中的至少一个半导体遮罩，或在半导体IC层中的至少一个组件。下文参考图13论述产制一个或更多个半导体遮罩中的至少一个半导体遮罩或在半导体IC层中的至少一个组件(的步骤)。

在操作S24处，在一些实施例中，基于IC布局图，施行一个或更多个制造操作。在一些实施例中，施行一个或更多个制造操作的步骤包含基于IC布局图，施行一个或多个微影曝光。下文参考图13论述基于IC布局图，施行一个或多个(例如，一个或更多个微影曝光的)制造操作(的步骤)。

通过执行方法M10的一些或全部操作，生成(如，如上文参考图1A至1B所论述的)IC布局图及相应的IC器件，其中各种实施例包含具有沿着栅方向偏移的源点/漏点的堆叠晶体管，从而与并未沿着栅方向偏移的源点/漏点的方式相比，改善对栅极/栅极的接入并增加布线弹性。

图4为根据本揭露内容的一些实施例，设计IC布局方法M20的流程图。在一些实施例中，设计IC布局图的步骤包含基于所生成的IC布局图，设计布局图100A、300A、500A、700A、及800A中的一个布局图，此布局图对应至IC结构，例如，上文参考图1A及1B及下文参考图5A～图5C、图7～图8、及图10A至图11所论述、基于所生成的IC布局图而制造的布局结构100B中的一个布局结构。在一些实施例中，设计IC布局图的步骤为操作IC制造系统的一部分，以作为制造IC器件(如，记忆体电路、逻辑器件、处理器件、信号处理电路、或类似者)的一部分。

在一些实施例中，方法M20中的一些或全部(步骤)由计算机的处理器执行。在一些实施例中，下文参考图12论述，方法M20中的一些或全部(步骤)是通过在IC器件设计系统2700的处理器1202执行。方法M20的一些或全部操作能作为在设计公司(例如，在下文参考图13论述的设计公司1320)中施行的设计程序的一部分来施行。

在一些实施例中，方法M20的操作按图4所描绘的顺序施行。在一些实施例中，方法M20的操作同时及/或以图4所描绘的顺序之外的其他顺序施行。在一些实施例中，一个或更多个操作在施行方法M20的一个或更多个操作之前、之间、之中、及/或之后施行。

图5A为根据一些实施例的布局设计300A的简图。图4的方法M20可用于设计图5A中的布局设计300A。在图5A中，布局设计300A包含彼此相邻的标准单元310a及310b。单元边界311位于标准单元310a与310b之间。

在图4的方法M20的操作S32处，决定IC布局图的参数。在图5A中，这些参数包括标准单元310a的单元高度H1及标准单元310b的单元高度H2、金属间距(例如，图5A中所示的M1间距Pa、及/或M2间距P1)、及/或第一切割特征布局图案及/或第二切割特征布局图案(例如，第一切割特征布局图案CM1Af)的宽度W。

在图4中方法M20的操作S34处，施行M2轨迹计划以找出可能的针脚接入问题。在此操作中，决定M2导电特征布局图案的定位(即，M2布线轨迹)，且亦设计M2导电特征布局图案的针脚接入的位置。M2导电特征布局图案位于网格线302上，且针脚接入位置为金属1通道图案落在第一导电特征布局图案(即，M1导电特征布局图案)上的定位。

在图5A中，可能在区域E中发生针脚接入问题，此区域E位于标准单元310a及310b的单元边界311处。出现可能的针脚接入问题的原因可能是因为切割特征布局图案(例如，切割特征布局图案CM1Af)的预定位置与金属1通道图案的预定位置重叠，使得金属1通道图案无法落在预定位置上。若金属1通道图案落在其他定位上，则可增加布局设计300A的芯片区域。为了解决此问题，可在Y轴方向上的预定位置上，偏移了切割特征布局图案CM1Af，且金属1通道图案可落在其预定位置上。

在图4中方法M20的操作S36处，基于蚀刻遮罩规则，决定切割特征布局图案的多位置。特定而言，此操作检查是否可根据蚀刻遮罩规则在Y轴方向上移动(偏移)切割特征布局图案。参照图5B，为根据本揭露内容的各种实施例，切割特征布局图案的范例性符合所需多位置的俯视图。在图5B中，假设切割特征布局图案具有两个符合所需位置360a及360b，即，切割特征布局图案可被定位在符合所需位置360a或360b上。符合所需位置360a为预定位置，而符合所需位置360b偏移了符合所需位置360a的新位置。例如，如图5B所示，切割特征布局图案CM1Af被定位在符合所需位置360a上，而另一切割特征布局图案CM1Ag被定位在符合所需位置360b上。切割特征布局图案CM1Af在导电特征布局图案330aa的端部处，而切割特征布局图案CM1Ag在与导电特征图案330aa相邻的另一导电特征布局图案330ab的端部处。导电特征布局图案330aa和330ab具有间距Pa。

根据图2B中所示的制程，为了形成对应至切割特征布局图案CM1Af及CM1Ag的隔离部分，在符合所需位置360a及360b上，分别形成两个孔洞362及364。在两个孔洞362与364之间形成间距D，使得孔洞362与364并未合并在一起。在一些实施例中，对于EUV遮罩而言，间距D约为35纳米至约45纳米、或约39纳米至约42纳米。由于在操作S32中决定切割特征布局图案CM1Af及CM1Ag的间距Pa及宽度W，且间距D是由(EUV)蚀刻限制所决定，因此，两个符合所需位置360a及360b之间符合所需的切割空间d可通过以下等式所决定：

其中所需切割空间d为符合所需位置360a与360b之间的距离。特定而言，符合所需切割空间d是通过符合所需位置360a的顶缘366及符合所需位置360b的底缘368所界定。若符合所需切割空间为正值，则符合所需位置360a及360b彼此间隔；若符合所需切割空间d为负值，则符合所需位置360a和360b彼此重叠。若满足等式(1)，则可从预定位置偏移切割特征布局图案。

在图4的方法M20的操作S38处，基于金属1通道、金属0通道、及IC布局图的参数，决定多位置的定位。特定而言，此操作决定在金属1通道和金属0通道存在的情况下多位置的定位。参照图6，此图为根据本揭露内容的各种实施例的范例性半导体结构400的截面图。在图6中，半导体结构包含M1导电结构430、金属0通道V0b、及金属1通道V1b。金属0通道V0b在M1导电结构430之下，而金属1通道V1b在M1导电结构430之上。金属0通道V0b配置成使M1导电结构430与位于M1导电结构430下层的结构455(诸如MD、M0、或类似者)相互连接，而金属1通道V1b配置成使M1导电结构430与M2导电结构480相互连接。在一些实施例中，由于蚀刻制程，通孔V1b及V0b均向下倾斜。为了确保在顶侧上有足够的蚀刻空间，在金属0通道V0b的任一侧上界定通道封闭472。另外，为了确保在底侧上有足够的蚀刻空间，在金属1通道V1b的任一侧上界定通道平台474。

图5C为根据本揭露内容的各种实施例的范例性切割特征布局图案CM1Ah的符合所需多位置、范例性金属0通道图案V0c、范例性金属1通道图案V1c、范例性M1导电特征图案330ac及330ad、及M2导电特征布局图案380。金属0通道图案V0c与单元边界311通过距离392分隔开，此距离392通过单元边界311及M1导电结构330ad下层的结构(诸如MD、M0、或类似者)之间的距离所决定。金属0通道图案V0c具有尺寸(长度、宽度、或直径)394及通道封闭372。金属1通道图案V1c与单元边界311通过距离396分隔开，此距离396通过单元边界311及M2导电特征布局图案380之间的距离所决定。金属1通道图案V1c具有尺寸(长度、宽度、或直径)398及通道平台374。距离392与396的总和等于通道V0c尺寸394的一半、通道封闭372、符合所需位置360b的宽度W(即，切割特征图案CM1Ah的宽度)、通道平台374、及通道V1c尺寸398的一半的总和。由于参数392、396、394、398、及W为已知的，则从上述关系获得通道封闭372和通道平台374的总和。符合所需切割空间d可从通道封闭372及通道平台374的总和获得，将在图7中描述。符合所需切割空间d是用于调整用于通道封闭372及通道平台374符合所需位置360a及360b的合适位置的参数。

通过操作S38决定符合所需切割空间d之后，将此值代入等式(1)以检查是否满足等式(1)。若满足等式(1)，则此规则可行。换言之，在布局设计300A中决定两个具有符合所需切割空间d的符合所需位置。

在图4中方法M20的操作S40处，根据上文所获得的符合所需切割空间决定IC布局图的标准单元的定位。在图4中的方法M20的操作S42处，在操作S40之后施行时钟树合成。例如，在此操作中，决定IC布局图的时钟元件的定位。在图4中方法M20的操作S44处，施行IC布局图的布线。例如，在此操作中，设计/决定用于将标准单元及时钟元件相互连接的配线。在操作S44之后，如图3的操作S20所示生成IC布局图。

图4中的方法M20可应用于第1A图中的布局图100A，以找出符合所需切割空间及符合所需位置的定位。参考图1A及图7，其中图7为图1A中的区域F的放大视图。在一些实施例中，标准单元布局图案110a的单元高度H约为110纳米、间距Pa(或Pb)约为52纳米、间距P1约为24纳米、第一切割特征布局图案CM1A的宽度W约为12纳米。在此情况下，金属0通道A2与单元边界111a之间的距离192约为28纳米、金属1通道V1a与单元边界111a之间的距离196约为13纳米、金属01通道V1a的尺寸(长度、宽度、或直径)194约为9纳米、金属01通道V1a的尺寸(长度、宽度、或直径)198约为13纳米。根据操作S38中所示的关系，通道封闭172及通道平台174的总和约为18.5纳米。在一些实施例中，通道封闭172被设置约为12纳米(使得通道平台174约为6.5纳米)，而距离199约为28.5纳米。将距离199(即，约28.5纳米)与距离192(即，约28纳米)进行比较，得出的符合所需切割空间d约为-0.5纳米。然后将此值(-0.5纳米)代入等式(1)，并满足等式(1)。

结果意味着，可将切割特征布局图案CM1Ab从与在Y轴方向上的切割特征布局图案CM1Aa对准的层级，移动到图1A中所示的定位，且通道V1a可被定位在具有足够的通道平台174(约6.5纳米)的网格线102a上。另外，第一导电特征布局图案130a具有约83.5纳米的最小长度L1，此最小长度L1大于金属轨迹的最小长度要求。

图8为根据一些实施例，布局设计500A的简图。图8中的布局设计500A与图1A中的布局设计100A之间的差异与第一切割特征布局图案及第二切割特征布局图案的定位有关。在图8中，第二切割特征布局图案中的一个第二个切割特征布局图案(例如CM1Bg)与在Y轴方向上，偏移了第二个切割特征布局图案中的另一个第二个切割特征布局图案(例如，CM1Bf)。第二切割特征布局图案CM1Bf的顶缘566与单元边界511实质对准，且底边缘568及单元边界511形成约-0.5纳米的符合要求的切割空间d。通过如此配置，金属1通道图案V1d可被定位在网格线502相邻的单元边界511上，以节省芯片面积。布局设计500A的其他相关结构细节与布局设计100A相似，因此，此后的描述将不再重复。

图9A及图9B是具有根据某些实施例的多个标准单元610的范例性布局设计的俯视图。第一切割特征布局图案(例如，图1A中的第一切割特征布局图案CM1A)可被定位在图9A中的符合所需位置660a及660b上，且第二切割特征布局图案(例如，图8中的第二切割特征布局图案CM1B)可被定位在图9B中的符合所需位置662a及662b上。符合所需位置660a与符合所需位置660b通过符合所需切割空间约-0.5纳米重叠，且符合所需位置662a与符合所需位置662b通过符合所需切割空间约-0.5纳米重叠。图9A及图9B中的布局设计可用于设计第一切割特征布局图案CM1A及第二切割特征布局图案CM1B的定位。

图10A为根据一些实施例的范例性布局设计700A的简图，图10B为图10A中的区域G的放大视图。在一些实施例中，布局设计700A包含未在图10A及10B中示出的额外的元件。布局设计700A具有两个标准单元布局图案710a及710b，且单元边界711在标准单元布局图案710a与710b之间。每个标准单元布局图案710a及710b具有约120纳米的单元高度H3。网格线702在X轴方向上延伸，且网格线702的间距P1约为24纳米。M2导电特征布局图案780可被定位在网格线702上。区域G中可能会发生针脚接入问题，使得可如图10B所示设计两个符合所需位置760a及760b。例如，每个符合所需位置760a及760b的宽度W约为12纳米、间距Pa约为52纳米。在图4中方法M20的计算操作S36及S38之后，符合所需位置760a与760b之间的符合所需切割空间d约为9纳米，因而符合所需位置760a及760b为彼此分隔开。此外，通道封闭772约为12纳米、通道平台774约为10.5纳米、且第一导电特征布局图案730a的最小长度L2约为87纳米。

图11为根据一些实施例，范例性布局设计800A的图。在一些实施例中，布局设计800A包含未在图11中显示的额外的元件。布局设计800A具有两个标准单元布局图案810a及810b，且单元边界811在标准单元布局图案810a与810b之间。标准单元布局图案810a具有约169纳米的单元高度H4，而标准单元布局图案810b具有约117纳米的单元高度H5。网格线802在X轴方向上延伸，且网格线802的间距P1约为26纳米。单元边界811附近可能会发生针脚接收问题，使得可如图11所示设计两个符合所需位置860a及860b。例如，每个符合所需位置860a及860b具有约为14纳米的宽度W，且间距Pa约为60纳米。在图4中方法M20的计算操作S36及S38之后，符合所需位置860a与860b之间的符合所需切割空间d约为10纳米，因而符合所需位置860a及860b为彼此分隔开。在一些实施例中，符合所需位置860a及860b的边缘中的一个边缘可对准至单元边界811以降低布局困难。例如，在图11中，符合所需位置860a的底缘876与单元边界811对准。

图12为根据本揭露内容的一些实施例，IC器件设计系统1200的方块图。如上文参考图3及图4所论述，可使用IC器件设计系统1200实行方法M10及M20的一个或更多个操作。

在一些实施例中，IC器件设计系统1200为含有硬件处理器1202及非暂态计算机可读取储存媒体1204的计算装置。除其他事外，非暂态计算机可读取存储媒体1204亦被编码(即，储存)有计算机程序码，即，第一导电结构组可执行指令1206。通过硬件处理器1202对指令1206的执行(至少部分地)代表IC器件设计系统，此IC器件设计系统实行例如上文参考图3及图4所论述的方法M10及M20(以下简称作“制程”及/或“方法”)的一部分或全部。

处理器1202经由总线1208电耦合至非暂态计算机可读取储存媒体1204。处理器1202亦经由总线1208电耦合至I/O接口1210。网络接口1212亦经由总线1208电连接至处理器1202。网络接口1212连接至网络1214，因而处理器1202及非暂态计算机可读取储存媒体1204能经由网络1214连接至外部元件。处理器1202配置成执行被编码在非暂态计算机可读取储存媒体1204中的指令1206，以使IC器件设计系统1200可用于施行所述制程及/或方法的一部分或全部(步骤)。在一个或更多个实施例中，处理器1202为中央处理单元(CPU)、多处理器、分布式处理系统、应用程序专用IC(ASIC)、及/或适用的处理单元。

在一个或更多个实施例中，非暂态计算机可读取储存媒体1204为电子、磁性、光学、电磁性、红外线、及/或半导体系统(或设备或装置)。例如，非暂态计算机可读取存储媒体1204包含半导体或固态记忆体、磁性带、可移除计算机盘片、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁性盘片、及/或光学盘片。在一个或更多个使用光学盘片的实施例中，非暂态计算机可读取储存媒体1204包含光盘-只读记忆体(CD-ROM)、可读写光盘(CD-R/W)、及/或数字影像盘片(DVD)。

在一个或更多个实施例中，非暂态计算机可读取储存媒体1204储存指令1206，这些指令1206配置成使IC器件设计系统1200可用于施行所述制程及/或方法的一部分或全部(步骤)。在一个或更多个实施例中，非暂态计算机可读取储存媒体1204亦储存有助于施行所述制程及/或方法的一部分或全部(步骤)的数据。在不同实施例中，非暂态计算机可读取储存媒体1204储存一个IC布局设计图1220或IC布局设计图1220的组合、或至少一个设计规范1222，皆已在上文参考图1A及图5A至图11论述。

IC器件设计系统1200包含I/O接口1210。I/O接口1210耦合至外部电路系统。在不同实施例中，I/O接口1210包含键盘、小键盘、鼠标、轨迹球、轨迹垫、显示器、触控屏幕、及/或鼠标方向键中的一个或组合，用于将数据及命令传达给处理器1202及/或传达来自处理器1202的命令。

IC器件设计系统1200亦包含耦合至处理器1202的网络接口1212。网络接口1212允许IC器件设计系统1200与网络1214通讯，此网络1214与一个或更多个其他计算机系统连接。网络接口1212包含无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或更多个实施例中，在两个或更多个集成电路器件设计系统1200中实行所述制程及/或方法的一部分或全部(步骤)。

IC器件设计系统1200配置成通过I/O接口1210接收数据。通过I/O接口1210接收的数据包含，至少一个设计规则指令、至少一个条件组、至少一个设计规则、至少一个DRM、及/或通过处理器1202处理的其他参数中的一个或其等的组合。数据经由总线1208被传送到处理器1202。IC器件设计系统1200配置成通过I/O接口1210发送及/或接收与使用者接口有关的信息。

IC器件设计系统1200亦包含一个或更多个耦合至网络1214的产制工具1224。产制工具1224配置成产制通过IC器件设计系统1200设计的IC布局。产制工具1224包含沉积工具(例如，化学气相沉积(CVD)设备、物理气相沉积(PVD)设备、蚀刻工具(例如，干蚀刻设备、湿蚀刻设备)、平坦化工具(例如，CMP设备)、或用于产制IC器件的其他工具，包含通过IC器件设计系统2300所设计的IC布局。

在一些实施例中，一部分或所有提及的制程及/或方法是以处理器执行的独立软件应用程序的形式实行。在一些实施例中，一部分或全部提及的制程及/或方法是以额外软件应用程序的一部分的软件应用程序的形式实行。在一些实施例中，一部分或所有提及的制程及/或方法是以软件应用程序的插件的形式实行。在一些实施例中，至少一个提及的制程及/或方法是以EDA工具一部分的软件应用程序的形式实行。在一些实施例中，使用诸如CADENCE设计系统公司可提供的工具或VIRTUOSO或另一种合适的布局生成工具来生成IC布局图。

在一些实施例中，制程是以储存在非暂态计算机-可读取记录媒体中的程序的函数程序的形式实现。非暂态计算机-可读取记录媒体的范例包含，但不限于外部/可移除及/或内部/内部建置储存器或记忆体单元，如光学盘片、DVD、磁性盘片、硬盘、半导体记忆体、ROM、RAM、记忆卡、及类似者。

如上文参考图3及图4所论述，通过可用于实行方法M10及M20的一个或更多个操作，IC器件设计系统1200及非暂态计算机可读取储存媒体(例如，非暂时性计算机可读取储存媒体1204)，可实现上文参考方法3及4所论述的关于方法M10及M20的益处。

图13为根据本揭露内容的一些实施例，IC制造系统1300及与此系统相关联的IC制造流程的方块图。在一些实施例中，基于布局设计，使用IC制造系统1300制造(A)一个或更多个半导体遮罩中的至少一个半导体遮罩或(B)半导体IC层中的至少一个组件。

在图13中，IC制造系统1300包含实体，诸如设计公司1320、遮罩制造公司1330、及IC厂/制造商/产制商1350，这些实体在与制造IC器件1360有关的设计、开发、及制造周期、及/或服务彼此交互作用。IC制造系统1300中的实体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为各种不同的网络，如内部网络及网际网络。通讯网络包含有线及/或无线通讯频道。每个实体与其他实体中的一个或更多个实体交互作用，并提供服务给其他实体中的一个或更多个实体及/或从其他实体的一个或更多个实体接收服务。在一些实施例中，设计公司1320、遮罩制造公司1330、及IC厂1350中的两个或更多个均由单一较大的公司所拥有。在一些实施例中，设计公司1320、遮罩制造公司1330、及IC厂1350的两个或更多个并存于一个共同的设施中并使用共同资源。

设计公司(或设计团队)1320基于如上文参考图3及图4及上文参考图1A及图5A～图11所论述的方法M10及M20，生成IC设计布局图(或设计)1322。IC设计布局图1322包含各种几何图案，这些图案对应至构成IC器件1360的各种组件的金属、氧化物、或半导体层的图案。组合各种层以形成各种IC特征。例如，部分IC设计布局图1322包含各种IC特征，如欲被形成在半导体基材(诸如硅晶圆)及被沉积至半导体基材上的各种材料层的有源区域、栅极、源极及漏极、层间相互连接的金属线或过孔、及焊垫的开口。设计公司1320实行适当的设计程序，此程序包含上文参考图3及图4及上文参考图1A及图5A～图11所论述的方法M10及M20，以形成IC设计布局图1322。设计程序包含一个或更多个逻辑设计、物理设计、或布局布线。IC设计布局图1322呈现在具有几何图案数据的一个或更多个数据文件中。例如，IC设计布局图1322可以GDSII文件格式或DFII文件格式表示。

遮罩制造公司1330包含数据准备操作1332及遮罩产制操作1344。根据IC设计布局图1322，遮罩制造公司1330使用IC设计布局图1322来制造欲被用于产制IC器件1360的各种层的一个或更多个遮罩1345。遮罩制造公司1330施行遮罩数据准备操作1332，其中IC设计布局图1322被转译成代表性数据文件(“RDF”)。遮罩数据准备操作1332将RDF提供给遮罩产制1344。遮罩产制操作1344包含遮罩写入器。遮罩写入器将RDF转换成基材上的影像，如遮罩(标线)1345或半导体晶圆1353。设计布局图1322通过遮罩数据准备操作1332所操纵，以符合遮罩写入器的特定特征及/或IC厂1350的要求。在图13中，遮罩数据准备操作1332及遮罩产制操作1344被示意成分离的元件。在一些实施例中，遮罩数据准备操作1332及遮罩产制操作1344统称作遮罩数据准备操作。

在一些实施例中，遮罩数据准备操作1332包含使用微影制程增强技术以补偿影像误差的光学邻近校正(OPC)，这些影像误差可能是由散射、干涉、其他制程效应、及类似者所引起。OPC调整IC设计布局图1322。在一些实施例中，遮罩数据准备操作1332包含进一步解析度增强技术(RET)，诸如，离轴照明、次解析度辅助特征、相移遮罩、其他合适的技术、及类似者或其等的组合。在一些实施例中，亦使用逆微影制程技术(ILT)，此技术将OPC视为逆成像问题。

在一些实施例中，遮罩数据准备操作1332包含遮罩规则检查器(MRC)，用于检查IC设计布局图1322，此IC设计布局图已使用遮罩创建规则经历OPC中的制程，这些创建规则包含某些几何及/或连通性限制以确保足够的空间，以解决半导体制造制程的可变性，及类似者。在一些实施例中，MRC修改了IC设计布局图1322，以补偿遮罩产制1344期间的限制，这可能会还原为了符合遮罩创建规则而通过OPC施行的部分修改。

在一些实施例中，遮罩数据准备操作1332包含模拟将由IC厂1350实行以产制IC器件1360的处理的微影制程检查(LPC)。基于IC设计布局图1322，LPC模拟此处理，以创建模拟的制造器件，诸如IC器件1360。LPC模拟中的处理参数可包含与IC制造周期的各种制程相关的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他方面。LPC考虑到各种因素，如空中影像对比度、焦深(“DOF”)、遮盖误差增强因素(“MEEF”)、其他合适的因素、及类似者或其等的组合。在一些实施例中，在通过LPC创建了模拟的制造器件后，若模拟的器件的形状不够接近以致无法满足设计规则，则将重复OPC及/或MRC以进一步完善IC设计布局图1322。

应当理解，为清楚起见，简化了上文对遮罩数据准备操作1332的描述。在一些实施例中，遮罩数据准备操作1332包含诸如逻辑操作(LOP)的额外特征，以根据制造规则修改IC设计布局图1322。额外地，在遮罩数据准备操作1332期间应用于IC设计布局图1322的制程能以各种不同的顺序执行。

在遮罩数据准备1332操作之后和遮罩产制操作1344期间，基于已修改的IC设计布局图1322，产制遮罩1345或一组遮罩1345。在一些实施例中，遮罩产制操作1344包含基于IC设计布局图1322施行一个或更多个微影曝光。在一些实施例中，基于已修改的IC设计布局图1322，使用电子束(e-beam)或多个电子束的机制在遮罩(光遮罩或标线)1345上形成图案。遮罩1345可以各种技术形成。在一些实施例中，遮罩1345使用二进制技术形成。在一些实施例中，遮罩图案包含不透明区域及透明区域。用于暴露已涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(诸如紫外线(UV)束)是通过不透明区域所阻挡并透射通过透明区域。在一个范例中，遮罩1345的二元遮罩版本包含透明基材(例如，熔融石英)及涂在该二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一个范例中，遮罩1345使用相移技术形成。在遮罩1345的相移遮罩(PSM)版本中，在相移遮罩上形成的图案中的各种特征配置成，具有适当的相位差以增强解析度及成像质量。在各种范例中，相移遮罩可为衰减的PSM或交替的PSM。通过遮罩产制1344生成的遮罩被用于多种制程。例如，如此遮罩被用于离子植入制程中以在半导体晶圆1353中形成各种掺杂区域、在蚀刻制程中用于半导体晶圆1353中的各种蚀刻区域、及/或其他合适的制程。

IC厂1350包含晶圆产制操作1352。IC厂1350为一种IC产制业务，其包含用于产制一个或更多个不同IC产品的制造设施。在一些实施例中，IC厂1350为半导体代工厂。例如，可能有多个IC产品的前端部生产制的制造设施(前端产制线，FEOL)，而第二制造设施可为IC产品的相互连接及封装提供后端部产制(后端产制线，BEOL)，且第三制造工厂可为代工厂业务提供其他服务。

IC厂1350使用通过遮罩制造公司1330产制的遮罩1345来产制IC器件1360。因此，IC厂1350至少间接使用IC设计布局图1322来产制IC器件1360。在一些实施例中，半导体晶圆1353是通过使用遮蔽罩1345来形成IC器件1360的IC厂1350所产制。在一些实施例中，IC产制包含至少间接地基于IC设计布局图1322，施行一个或更多个微影曝光。半导体晶圆1353包含硅基板或在其上形成有材料层的其他适当的基板。半导体晶圆1353进一步包含一个或多个各种(在随后的制造步骤中形成的)掺杂区域、介电特征、多层相互连接、及类似者。

根据一些实施例，生成集成电路(IC)布局图的方法，包括在单元区域中，布局第一导电特征布局图案。第一导电特征布局图案在第一方向上延伸，且单元区域具有在第二方向上延伸的相对第一单元边界及第二单元边界。在单元区域中，布局第二导电特征布局图案。第二导电特征布局图案在第一方向上延伸，且交替地布局第一导电特征布局图案及第二导电特征布局图案。在单元区域的第一单元边界上及第一导电特征布局图案的端部上，布局第一切割特征布局图案。第一切割特征布局图案中的一个第一切割特征布局图案在第一方向上，偏移了第一切割特征布局图案中的另一个第一切割特征布局图案。生成包含第一导电特征布局图案、第二导电特征布局图案、及第一切割特征布局图案的集成电路布局图。

根据一些实施例，在单元区域的第一单元边界上及这些第二导电特征布局图案的端部上，布局多个第二切割特征布局图案。这些第二切割特征布局图案中的一个第二切割特征布局图案在第一方向上，偏移了这些第二切割特征布局图案中的另一个第二切割特征布局图案。这些第二切割特征布局图案实质上与这些第一切割特征布局图案中的该另一个第一切割特征布局图案对准。这些第一切割特征布局图案中的该一个第一切割特征布局图案通过一偏移距离，偏移了这些第一切割特征布局图案中的另一个第一切割特征布局图案，偏移距离小于这些第一切割特征布局图案中的一个第一切割特征布局图案的一宽度。这些第一导电特征布局图案具有一第一间距，且这些第一切割特征布局图案的一个第一切割特征布局图案及另一个第一切割特征布局图案具有一第二间距，第二间距实质上为第一间距的n倍，其中n为一正整数。在单元区域的一网格线上，布局一金属单通孔图案，其中网格线与第一单元边界相邻并在第二方向上延伸。这些第一导电特征布局图案中的另一个第一导电特征布局图案在第一单元边界与单元区域的网格线之间。这些第一导电特征布局图案的一间距与这些第二导电特征布局图案的一间距实质相同。这些第一切割特征布局图案中的一个第一切割特征布局图案与单元区域的第二单元边界之间的一距离，与这些第一切割特征布局图案中的另一个第一切割特征布局图案与单元区域的第二单元边界之间的一距离不同。基于这些第一导电特征布局图案的一间距，决定这些第一切割特征布局图案中的一个第一切割特征布局图案的一偏移距离。基于一通孔封闭，决定这些第一切割特征布局图案中的一个第一切割特征布局图案的一偏移距离。

根据一些实施例，集成电路包含第一单元、第二单元、及第一隔离部分。第二单元与第一单元相邻。在第一方向上，布局第一单元及第二单元，且第一单元包含第一导电结构及第二导电结构。第一导电结构在第一方向上延伸。每个第一导电结构具有面向第二单元的第一端部。第二导电结构在第一方向上延伸。在与第一方向不同的第二方向上，交替地布局第一导电结构及第二导电结构。第一隔离部分分别抵接第一导电结构的第一端部。第一隔离部分中的两个隔离部分在第二方向上彼此未对准。

根据一些实施例，这些第一导电结构具有一间距，且这些第一隔离部分中的两个第一隔离部分的中心具有实质上为间距的n倍的一距离，其中n为一正整数。一单元边界在第一与第二单元之间，且这些第一隔离部分中的两个第一隔离部分在单元边界的相对侧。这些第一导电结构的一间距与这些第二导电结构的一间距实质相同。集成电路器件进一步包括分别抵接这些第二导电结构的第二端部的第二隔离部分。集成电路器件进一步包括在这些第一导电结构中的一个第一导电结构下方并与这些第一导电结构中的一个第一导电结构直接接触的一第一通孔。集成电路器件进一步包括在这些第一导电结构中的一个第一导电结构上并与这些第一导电结构中的一个第一导电结构直接接触的一第二通孔。

根据一些实施例，用于设计集成电路的系统包含非暂态计算机可读取媒体及处理器。非暂时性计算机可读媒体配置成储存可执行指令。处理器被耦合至非暂态计算机可读取媒体。处理器配置成执行以下指令，用于：在单元区域中，布局第一导电特征布局图案，其中第一导电特征布局图案在第一方向上延伸，且单元区域具有在与第一方向不同的第二方向上延伸的相对第一单元边界及第二单元边界；在单元区域中，布局第二导电特征布局图案，其中第二导电特征布局图案在第一方向上延伸，且在一第二方向上，交替地布局第一导电特征布局图案及第二导电特征布局图案；在单元区域的第一单元边界上及第一导电特征布局图案的端部上，布局第一切割特征布局图案，其中第一切割特征布局图案中的一个第一切割特征布局图案在第一方向上，偏离了第一切割特征布局图案中的另一个第一切割特征布局图案。

前文概述了数种实施例的特征，以便本领域熟悉技艺者可更好地理解本揭露内容的态样。本领域熟悉技艺者应当理解，本领域熟悉技艺者可轻易地使用本揭露内容作为设计或修改其他程序及结构的基础，以实现本文介绍的实施例的相同的目的及/或达成相同优点。本领域熟悉技艺者亦应当认识到，这些效构造不脱离本揭露内容的精神及范围，且在不脱离本揭露内容的精神及范围的情况下，本领域熟悉技艺者可在此文中进行各种改变、替换、及变更。