阅读说明：本技术 存储器系统及操作存储器系统的方法 (Memory system and method of operating the same ) 是由 朴昶均 高暎植 朴承镇 李东炫 于 2019-12-04 设计创作，主要内容包括：本公开包括存储器系统和操作存储器系统的方法。存储器系统包括：存储器装置,包括接口电路和半导体存储器；以及控制器,被配置成生成用于控制存储器装置的命令,并且将该命令输出到存储器装置。接口电路接收该命令,当所接收的命令对应于半导体存储器时,将所接收的命令传送到半导体存储器,并且当所接收的命令对应于接口电路且所接收的命令是特定命令时,执行接口电路的训练操作。(The present disclosure includes a memory system and a method of operating a memory system. The memory system includes: a memory device including an interface circuit and a semiconductor memory; and a controller configured to generate a command for controlling the memory device and output the command to the memory device. The interface circuit receives the command, transfers the received command to the semiconductor memory when the received command corresponds to the semiconductor memory, and performs a training operation of the interface circuit when the received command corresponds to the interface circuit and the received command is a specific command.)

存储器系统及操作存储器系统的方法

相关申请的交叉引用

本申请要求于2019年4月30日提交的申请号为10-2019-0050617的韩国专利申请的优先权，其通过引用整体并入本文。

技术领域

本公开涉及一种电子装置，且更特别地，涉及一种存储器系统和操作存储器系统的方法。

背景技术

近来，计算机环境范例已经转变成无论何时何地都能够使用计算机系统的普适计算。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用迅速增长。这种便携式电子装置通常使用采用存储器装置的存储器系统，也就是数据存储装置。数据存储装置用作便携式电子装置的主存储装置或辅助存储装置。

使用存储器装置的数据存储装置的优点在于因为没有机械驱动器而稳定性和耐久性优异，信息访问速度非常快，并且功耗低。具有这种优点的存储器系统的示例是数据存储装置，其包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等中的至少一种。

存储器装置大体划分为易失性存储器装置和非易失性存储器装置。

非易失性存储器装置的写入速度和读取速度相对较慢，然而，即使在电源关闭时，非易失性存储器装置也保持存储数据。因此，非易失性存储器装置用于存储不管电源如何都将保持的数据。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器划分为NOR型和NAND型。

通常，存储器装置可与时钟同步地接收数据或传送数据。存储器装置可使用与时钟具有相同周期的选通信号来传送和接收数据。例如，存储器装置可在写入操作期间响应于选通信号接收从存储器控制器传送的数据，并且可在读取操作期间与选通信号同步地将数据与选通信号一起输出到存储器控制器。因此，为了提高存储器装置的操作可靠性，控制时钟、选通信号和数据之间的定时是重要的。随着存储器装置的操作速度提高，时钟、选通信号和数据的定时根据各种环境而改变。

为了解决这个问题，存储器装置可执行写入训练操作和读取训练操作。写入训练和读取训练可以各种形式来实施。例如，可通过执行写入训练操作和读取训练操作来测量数据锁存余量，并且可根据测量结果来延迟和设置数据或选通信号。

发明内容

本公开的实施例提供了一种存储器系统和操作该存储器系统的方法，能够有效地控制用于存储器控制器与半导体存储器之间的数据通信的接口电路。

根据本公开的实施例的存储器系统包括：存储器装置，包括接口电路和半导体存储器；以及控制器，被配置成生成用于控制存储器装置的命令，并且将该命令输出到存储器装置。接口电路接收命令，当所接收的命令对应于半导体存储器时，将所接收的命令传送到半导体存储器，并且当所接收的命令对应于接口电路且所接收的命令是特定命令时，执行接口电路的训练操作。

根据本公开的实施例的存储器系统包括：控制器，被配置成生成并输出对应于训练操作的第一命令或第二命令；接口电路，被配置成响应于第一命令对该接口电路执行第一训练操作，或者将第二命令传输到存储器装置；以及存储器装置，被配置成响应于第二命令执行第二训练操作。

根据本公开的实施例的操作存储器系统的方法包括：提供接口电路，该接口电路连接在控制器和半导体存储器之间，该接口电路被配置成协调控制器和半导体存储器之间的数据通信；由控制器生成用于接口电路的训练操作的第一命令或用于半导体存储器的训练操作的第二命令，并且将第一命令或第二命令传送到接口电路；由接口电路响应于第一命令执行训练操作，并且在接口电路的训练操作期间，由接口电路阻塞第一命令向半导体存储器的传输；并且由接口电路将第二命令传送到半导体存储器，以由半导体存储器响应于第二命令执行训练操作。

根据本公开的实施例的接口电路，用于在控制器和存储器装置之间传输信号，该接口电路包括：训练电路，被配置成：响应于来自控制器的训练命令，阻塞向其提供的信号的传输，并且响应于训练命令，向其写入训练数据并从其读取训练数据；以及定时电路，被配置成在训练电路和控制器之间传输训练数据。训练电路进一步被配置成生成延迟控制信号，以作为写入、读取和传输训练数据的结果，使接口电路的训练数据和内部时钟彼此同步，并且定时电路进一步被配置成根据延迟控制信号来重新排列被提供给该定时电路的信号的定时。

本公开可阻塞命令从存储器控制器到半导体存储器的传输，以便控制接口电路的训练操作，并且可响应于所接收的命令来执行接口电路的写入训练操作和读取训练操作。

附图说明

图1是描述根据本公开的实施例的存储器系统的框图。

图2是描述图1的接口电路的配置的框图。

图3是描述图1的半导体存储器的示图。

图4是描述图3的存储块的示图。

图5是描述以三维配置的存储块的实施例的示图。

图6是描述以三维配置的存储块的另一实施例的示图。

图7是描述根据本公开的实施例的存储器系统的操作的流程图。

图8是描述根据本公开的另一实施例的存储器系统的操作的流程图。

图9是描述存储器系统的另一实施例的示图。

图10是描述存储器系统的另一实施例的示图。

图11是描述存储器系统的另一实施例的示图。

图12是描述存储器系统的另一实施例的示图。

图13是描述存储器系统的另一实施例的示图。

图14是描述存储器系统的另一实施例的示图。

具体实施方式

根据本说明书或申请中公开的理念的实施例的具体结构或功能描述仅被示出以描述根据本公开的理念的实施例。根据本公开的理念的实施例可通过各种形式来实施，但这些描述不限于本说明书或申请中描述的实施例。

注意的是，对“实施例”、“另一实施例”等的参考不一定仅意味着一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。

因为根据本公开的理念，可对实施例应用各种修改和变化，所以具体实施例将在附图中例示出，并在本说明书或申请中进行描述。然而，应当理解的是，根据本公开的理念的实施例不被解释为限于特定公开内容，并且包括不脱离本公开的精神和技术范围的所有改变、等同方案或替代方案。

虽然诸如“第一”和/或“第二”的术语可用于描述各个元件，但这些元件不应被理解为被限于上述术语。上述术语可用于将一个元件与另一元件区分开，例如，在不脱离根据本公开的理念的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。

将理解的是，当元件被称为“连接”或“联接”到另一元件时，它可直接连接或联接到其它元件，或者也可存在中间元件。相反地，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。可类似地来解释诸如“在……之间”、“直接在……之间”或“与……相邻”和“直接与……相邻”的描述元件之间关系的其它表述。

本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。单数形式也旨在包括复数形式，除非上下文另有清楚地说明。除非另有说明或从上下文清楚地指向单数形式，否则本申请和所附权利要求中使用的冠词“一”和“一个”通常应被解释为意味着“一个或多个”。在本说明书中，应当理解的是，术语“包括”或“具有”指示存在本说明书中描述的特征、数字、步骤、操作、元件、部件或其组合，但不排除存在或添加一个或多个其它特征、数字、步骤、操作、元件、部件或其组合的可能性。

只要没有进行不同的定义，则本文所使用的包括技术或科学术语的所有术语具有本公开所属领域的技术人员通常理解的含义。通常使用的字典中定义的术语应被解释为具有与在相关技术的背景下解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则其不应被解释为具有理想化或过于形式化的含义。

在描述实施例时，将省略对在本公开的技术领域中公知并与本公开不直接相关的技术内容的描述。这旨在通过省略不必要的描述更清楚地公开本公开的主旨。

在下文中，将参照附图详细描述本公开的实施例，使得本领域技术人员可以容易地实施本公开的技术精神。

图1是描述根据本公开的实施例的存储器系统的框图。

参照图1，存储器系统1000包括存储数据的存储器装置1100、在主机1300的控制下控制存储器装置1100的控制器1200。

主机1300可通过使用诸如以下的接口协议与控制器进行通信：高速***组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。另外，主机1300与控制器1200之间的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)的其它接口协议中的一种。

控制器1200通常可控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。例如，控制器1200可响应于来自主机1300的请求控制存储器装置1100以编程数据或读取数据。控制器1200可根据主机1300的请求来控制执行存储器装置1100中包括的接口电路400或半导体存储器100的写入训练操作和读取训练操作。另外，控制器1200可在上电(power up)操作之后控制接口电路400或半导体存储器100的写入训练操作和读取训练操作。

控制器1200可响应于对应于主机1300的请求的主机命令Host_CMD生成用于控制存储器装置1100的命令，并且将该命令传送到存储器装置1100，或者可在上电操作之后生成用于控制存储器1100的命令，并且将该命令传送到存储器装置1100。当控制器1200生成用于控制存储器装置1100中包括的半导体存储器100的命令时，控制器1200生成命令，使得对应于半导体存储器100的地址被包括在该命令中。另外，当控制器1200生成用于控制存储器装置1100中包括的接口电路400的命令时，控制器1200生成命令，使得对应于接口电路400的地址被包括在该命令中。

根据实施例，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪速存储器。

存储器装置1100可通过通道CH连接到控制器1200，并且可包括半导体存储器100和接口电路400。半导体存储器100可通过接口电路400与控制器1200通信。例如，接口电路400可协调控制器1200与半导体存储器100之间的命令和数据通信。另外，接口电路400可执行控制和重新排列在控制器1200和半导体存储器100之间交换的数据的定时的操作。接口电路400可重新排列控制器1200和半导体存储器100之间交换的数据，以减小传送数据的偏斜(skew)并提高可靠性。接口电路400可通过外部输入/输出线EXT_IO连接到通道CH，并且可通过内部输入/输出线INT_IO连接到半导体存储器100。

另外，接口电路400可包括训练控制电路460，并且可响应于从控制器1200接收的特定命令(例如，第一命令)执行接口电路400的训练操作。响应于第一命令，接口电路400的训练控制电路460可执行写入训练操作，将训练数据存储在接口电路400中，确定在写入训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，并且校正该不匹配量；并且可执行读取训练操作，读取接口电路400中存储的训练数据，将训练数据输出到控制器1200，确定在读取训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，并且校正该不匹配量。当从控制器1200接收到第一命令时，接口电路400阻塞第一命令向半导体存储器100的传输，以便防止半导体存储器100由于第一命令而发生故障。

另外，接口电路400执行将从控制器1200接收的特定命令(例如，第二命令)传送到半导体存储器100的操作。

半导体存储器100可包括能够存储和读取数据的多个存储器单元。另外，半导体存储器100可包括训练控制电路500，并且训练控制电路500可响应于通过接口电路400接收的第二命令执行半导体存储器100的训练操作。响应于第二命令，半导体存储器100的训练控制电路500可执行写入训练操作，将训练数据存储在半导体存储器100中包括的存储器单元中，确定在写入训练操作期间半导体存储器100的内部时钟和数据的定时之间的不匹配量，并且校正该不匹配；并且可执行读取训练操作，读取半导体存储器100的存储器单元中存储的训练数据，将训练数据输出到接口电路400，确定在读取训练操作期间半导体存储器100的内部时钟和数据的定时之间的不匹配量，并且校正该不匹配。

图2是描述图1的接口电路的配置的框图。

参照图2，接口电路400可包括外部输入/输出驱动器410、处理器420、定时控制电路430、阻塞电路440、内部输入/输出驱动器450、训练控制电路460及数据存储电路470。

在写入操作期间，外部输入/输出驱动器410从图1的控制器1200接收命令CMD和数据DATA，并且将命令CMD和数据传送到定时控制电路430。另外，外部输入/输出驱动器410将所接收的命令CMD传送到处理器420。

另外，在读取操作期间，外部输入/输出驱动器410从定时控制电路430接收数据DATA，并且将数据DATA传送到图1的控制器1200。

处理器420从外部输入/输出驱动器410接收命令CMD，并且解析所接收的命令CMD。作为解析的结果，当所接收的命令CMD被确定为对应于图1的半导体存储器100的内部操作、待被传送到半导体存储器100的命令CMD时，处理器420停用并输出阻塞使能信号Block_EN。作为解析的结果，当所接收的命令CMD对应于接口电路400的训练操作时，生成并输出写入训练信号write_tr或读取训练信号read_tr，或者顺序地生成并输出写入训练信号write_tr和读取训练信号read_tr。此时，处理器420激活并输出阻塞使能信号Block_EN。

处理器420可包括寄存器(未示出)，并且多个地址可存储在该寄存器中。多个地址包括对应于半导体存储器100的地址和对应于接口电路400的地址。处理器420可在解析操作期间将命令CMD中包括的地址与寄存器中存储的地址进行比较，以确定所接收的命令CMD是对应于半导体存储器100还是接口电路400。

在半导体存储器的写入操作期间，定时控制电路430从外部输入/输出驱动器410接收命令CMD和数据DATA并重新排列该命令CMD和数据DATA的定时，并且将重新排列的命令CMD和数据DATA输出到阻塞电路440。在接口电路400的写入训练操作期间，定时控制电路430重新排列从外部输入/输出驱动器410接收的数据DATA的定时，并且将该数据输出到数据存储电路470。在半导体存储器的读取操作期间，定时控制电路430重新排列从阻塞电路440接收的数据DATA的定时，并且将该数据输出到外部输入/输出驱动器410。在接口电路400的读取训练操作期间，定时控制电路430重新排列从数据存储电路470接收的数据DATA的定时，并且将该数据输出到外部输入/输出驱动器410。

定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con来延迟和输出所接收的数据DATA。

阻塞电路440将从定时控制电路430接收的命令CMD和数据DATA传送到内部输入/输出驱动器450，或者将从内部输入/输出驱动器450接收的数据DATA传送到定时控制电路430。阻塞电路440响应于在接口电路400的训练操作期间激活的阻塞使能信号Block_EN执行阻塞操作，使得从定时控制电路430接收的命令CMD和数据DATA不被传送到内部输入/输出驱动器450。

内部输入/输出驱动器450通过阻塞电路440接收命令CMD和数据DATA，并且将命令CMD和数据DATA传送到图1的半导体存储器100，或者将从半导体存储器100接收的数据DATA传送到阻塞电路440。

在接口电路400的训练操作期间，训练控制电路460控制数据存储电路470的写入操作和读取操作。在半导体存储器100的写入操作期间，训练控制电路460根据数据存储电路470的写入操作结果来确定接口电路400的内部时钟和数据的定时之间的不匹配量，并且生成延迟控制信号delay_con，以用于控制从外部输入/输出驱动器410接收的数据DATA的延迟时间。另外，在半导体存储器100的读取操作期间，训练控制电路460根据数据存储电路470的读取操作结果来确定接口电路400的内部时钟和数据的定时之间的不匹配量，并且生成延迟控制信号delay_con，以用于控制输出到外部输入/输出驱动器410的数据DATA的延迟时间。

例如，在接口电路400的写入训练操作期间，响应于从处理器420接收的写入训练信号write_tr，训练控制电路460生成并输出写入使能信号write_en，以用于控制数据存储电路470的写入操作。在接口电路400的读取训练操作期间，训练控制电路460响应于从处理器420接收的读取训练信号read_tr，生成并输出读取使能信号read_en，以用于控制数据存储电路470的读取操作。

在接口电路400的训练操作期间，数据存储电路470可在该数据存储电路470中存储训练数据，或者可从该数据存储电路470读取和输出所存储的训练数据。数据存储电路470可响应于写入使能信号write_en在该数据存储电路470中存储训练数据，并且可响应于读取使能信号read_en从该数据存储电路470读取和输出所存储的训练数据。

图3是描述图1的半导体存储器100的示图。

参照图3，半导体存储器100可包括存储数据的存储器单元阵列10。半导体存储器100可包括***电路200，该***电路200被配置成执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，其根据在图1的控制器1200中生成并通过图1的接口电路400接收的命令来控制***电路200

存储器单元阵列10可包括多个存储块MB1至MBk 11(k为正整数)。多个存储块11中的一些存储块(例如，MB1)可存储系统数据，并且剩余存储块MB2至MBk可存储正常数据。局部线LL和位线BL1至BLm(m为正整数)可连接到存储块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。另外，局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线SL。例如，局部线LL可进一步包括虚设线。例如，局部线LL可进一步包括管线。局部线LL可分别连接到存储块MB1至MBk 11，并且位线BL1至BLm可共同连接到存储块MB1至MBk 11。可以二维或三维结构实施存储块MB1至MBk11。例如，在二维结构的存储块11中可在平行于衬底的方向上布置存储器单元。例如，在三维结构的存储块11中可在垂直于衬底的方向上堆叠存储器单元。

***电路200可被配置成在控制逻辑300的控制下执行所选择存储块11的编程操作、读取操作和擦除操作。例如，***电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250、通过/失败确定器(通过/失败检查电路)260和源极线驱动器270。

电压生成电路210可响应于操作信号OP_CMD生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压生成电路210可响应于操作信号OP_CMD选择性地将局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。

行解码器220可响应于行解码器控制信号AD_signals1和AD_signals2，将操作电压Vop传送到与所选择的存储块11连接的局部线LL。例如，行解码器220可响应于行解码器控制信号AD_signals选择性地将电压生成电路210中生成的操作电压(例如，编程电压、验证电压、通过电压等)施加到局部线LL之中的字线。

行解码器220在编程电压施加操作期间响应于行解码器控制信号AD_signals，将电压生成电路210中生成的编程电压施加到局部线LL之中所选择的字线，并且将电压生成电路210中生成的通过电压施加到剩余的未选择字线。另外，行解码器220在读取操作期间响应于行解码器控制信号AD_signals，将电压生成电路210中生成的读取电压施加到局部线LL之中所选择的字线，并且将电压生成电路210中生成的通过电压施加到剩余的未选择字线。

页面缓冲器组230可包括连接到位线BL1至BLm的多个页面缓冲器PB1至PBm 231。页面缓冲器PB1至PBm 231可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，在编程操作期间，页面缓冲器PB1至PBm 231可临时存储待被编程的数据，或者在读取操作或验证操作期间，感测位线BL1至BLm的电压或电流。

列解码器240可响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。

输入/输出电路250可将从图1的控制器1200接收的命令CMD和地址ADD传输到控制逻辑300，或者可与列解码器240交换数据DATA。

通过/失败确定器260可在读取操作或验证操作期间响应于许可位VRY_BIT<#>生成参考电流，将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。

源极线驱动器270可通过源极线SL连接到存储器单元阵列10中包括的存储器单元，并且可控制施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且可基于源极线控制信号CTRL_SL控制待施加到源极线SL的源极线电压。

控制逻辑300可响应于命令CMD和地址ADD输出操作信号OP_CMD、行解码器控制信号AD_signals、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>以控制***电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL确定验证操作是通过还是失败。

图4是描述图3的存储块的示图。

参照图4，存储块11可连接到在第一选择线与第二选择线之间彼此平行布置的多个字线。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块11可包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别连接到串ST，并且源极线SL可共同连接到串ST。因为串ST可被配置成彼此相同，所以将作为示例详细描述连接到第一位线BL1的串ST。

串ST可包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或多个，并且可包括存储器单元F1至F16。此外，可使用除图中所示之外的许多存储器单元。

源极选择晶体管SST的源极可连接到源极线SL，漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联地连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多个字线WL1至WL16。不同串ST中包括的存储器单元之中连接到相同字线的一组存储器单元可被称为物理页面PPG。因此，存储块11可包括字线WL1至WL16的数量的物理页面PPG。

一个存储器单元可存储一位数据。这通常被称为单层单元(SLC)。在这种情况下，一个物理页面PPG可存储一个逻辑页面(LPG)数据。一个逻辑页面(LPG)数据可包括一个物理页面PPG中包括的单元数量的数据位。另外，一个存储器单元可存储两位或更多位的数据。这通常被称为多层单元(MLC)。在这种情况下，一个物理页面PPG可存储两个或更多个逻辑页面(LPG)数据。

图5是描述以三维配置的存储块的实施例的示图。

参照图5，存储器单元阵列10可包括多个存储块MB1至MBk。存储块11可包括多个串ST11至ST1m和ST21至ST2m。作为实施例，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为U形。在第一存储块MB1中，可在行方向(X方向)上布置m个串。在图5中，在列方向(Y方向)上布置两个串，但这是为了便于描述，并且在列方向(Y方向)上可布置三个或更多个串。

多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层。例如，可在每个串中设置用于提供沟道层的柱。例如，可在每个串中设置用于提供沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。

每个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCp之间。

作为实施例，布置在相同行中的串的源极选择晶体管可连接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可连接到不同的源极选择线。在图5中，第一行的串ST11至ST1m的源极选择晶体管可连接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可连接到第二源极选择线SSL2。

作为另一实施例，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同连接到一个源极选择线。

每个串的第一存储器单元MC1至第n存储器单元MCn可连接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可被顺序地布置在垂直方向(Z方向)上，并且可串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可被顺序地布置在垂直方向(Z方向)上，并且可串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可通过管道晶体管PT彼此连接。每个串的第一至第n存储器单元MC1至MCn的栅极可分别连接到第一至第n字线WL1至WLn。

作为实施例，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。每个串的管道晶体管PT的栅极可连接到管线PL。

每个串的漏极选择晶体管DST可连接在位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可连接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可连接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可连接到第二漏极选择线DSL2。

布置在列方向上的串可连接到在列方向上延伸的位线。在图5中，第一列的串ST11和ST21可连接到第一位线BL1。第m列的串ST1m和ST2m可连接到第m位线BLm。

在布置在行方向上的串之中，连接到相同字线的存储器单元可配置一个页面。例如，第一行的串ST11至ST1m中连接到第一字线WL1的存储器单元可配置一个页面。第二行的串ST21至ST2m中连接到第一字线WL1的存储器单元可配置另一页面。当选择漏极选择线DSL1和DSL2中的一个时，选择布置在一个行方向上的串。当选择字线WL1至WLn中的一个时，选择所选择的串之中的一个页面。

图6是描述以三维配置的存储块的另一实施例的示图。

参照图6，存储器单元阵列10可包括多个存储块MB1至MBk。存储块11可包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可沿垂直方向(Z方向)延伸。在存储块11中，可在行方向(X方向)上布置m个串。在图6中，在列方向(Y方向)上布置两个串，但这是为了便于描述，并且在列方向(Y方向)上可布置三个或更多个串。

多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可连接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可连接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可连接到第二源极选择线SSL2。作为另一实施例，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同连接到一个源极选择线。

每个串的第一存储器单元MC1至第n存储器单元MCn可串联地彼此连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别连接到第一至第n字线WL1至WLn。

作为实施例，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。因此，可提高存储块11中存储的数据的可靠性。

每个串的漏极选择晶体管DST可连接在位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可连接到在行方向上延伸的漏极选择线。第一行的串ST11'至ST1m'的漏极选择晶体管DST可连接到第一漏极选择线DSL1。第二行的串ST21'至ST2m'的漏极选择晶体管DST可连接到第二漏极选择线DSL2。

图7是描述根据本公开的实施例的存储器系统的操作的流程图。

将参照图1至图7描述根据本公开的实施例的存储器系统的操作如下。

当电源电压被施加到存储器系统1000并且执行上电操作时(S710)，在上电操作之后，控制器1200生成用于指示接口电路400的训练操作的特定命令(S720)。该特定命令可包括与接口电路400的写入训练操作相对应的命令和与接口电路400的读取训练操作相对应的命令。另外，该特定命令可包括对应于接口电路400的地址。

控制器1200将用于写入训练操作的特定命令CMD和数据DATA输出到存储器装置1100的接口电路400。用于写入训练操作的数据DATA可以是具有特定模式的数据。

接口电路400接收特定命令CMD和数据DATA，并且执行接口电路400的写入训练操作(S730)。

将描述接口电路400在该接口电路400的写入训练操作期间的详细操作如下。

外部输入/输出驱动器410从控制器1200接收命令CMD和数据DATA，并且将命令CMD和数据DATA传送到定时控制电路430。另外，外部输入/输出驱动器410将所接收的命令CMD传送到处理器420。

处理器420从外部输入/输出驱动器410接收命令CMD，并且解析所接收的命令CMD。作为解析的结果，当所接收的命令CMD对应于接口电路400的训练操作时，生成并输出写入训练信号write_tr。此时，处理器420激活并输出阻塞使能信号Block_EN。处理器420可在解析操作期间将命令CMD中包括的地址与寄存器中存储的地址进行比较，以确定所接收的命令CMD是对应于半导体存储器100还是接口电路400。

定时控制电路430从外部输入/输出驱动器410接收命令CMD和数据DATA，重新排列所接收的命令CMD和数据DATA的定时，并且将经重新排列的命令CMD和数据DATA输出到阻塞电路440。另外，定时控制电路430将经重新排列的数据DATA输出到数据存储电路470。

阻塞电路440响应于阻塞使能信号Block_EN执行阻塞操作，使得从定时控制电路430接收的命令CMD和数据DATA不被传送到内部输入/输出驱动器450。

响应于从处理器420接收的写入训练信号write_tr，训练控制电路460生成并输出写入使能信号write_en，以用于控制数据存储电路470的写入操作。数据存储电路470响应于写入使能信号write_en接收并存储从定时控制电路430输出的数据。

在写入训练操作之后，接口电路400执行读取训练操作(S740)。

将描述接口电路400在该接口电路400的读取训练操作期间的详细操作如下。

当写入训练操作(S730)结束时，处理器420生成并输出读取训练信号read_tr。此时，处理器420控制阻塞使能信号Block_EN以保持激活状态。

响应于从处理器420接收的读取训练信号read_tr，训练控制电路460生成并输出读取使能信号read_en，以用于控制数据存储电路470的读取操作。数据存储电路470响应于读取使能信号read_en执行数据读取操作，并且将所读取的数据输出到定时控制电路430。

定时控制电路430重新排列从数据存储电路470接收的数据的定时，并且将该数据输出到外部输入/输出驱动器410，并且外部输入/输出驱动器410将从定时控制电路430接收的数据DATA输出到控制器1200。

当接口电路400的写入训练操作(S730)和读取训练操作(S740)完成时，训练控制电路460确定在写入训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，以设置在写入操作期间从外部输入/输出驱动器410接收的数据DATA的延迟时间，并且确定在读取训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，以设置在读取操作期间输出到外部输入/输出驱动器410的数据DATA的延迟时间(S750)。

此后，执行存储器系统1000的正常操作(S760)。

主机1300在正常写入操作期间向控制器1200输出对应于正常写入操作的主机命令Host_CMD和数据DATA，并且控制器1200生成对应于主机命令Host_CMD的命令CMD，并且将对应于主机命令Host_CMD的命令CMD与数据DATA一起传送到存储器装置1100。

存储器装置1100的接口电路400接收并重新排列命令CMD和数据DATA的定时，并且将经重新排列的命令CMD和数据DATA传送到半导体存储器100。在从接口电路400传送命令CMD和数据DATA的操作期间，接口电路400的定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con延迟和输出所接收的数据DATA。可基于根据作为接口电路400的写入训练操作的结果而获得的数据DATA和内部时钟之间的不匹配量设置的延迟时间来生成延迟控制信号delay_con。

半导体存储器100响应于通过接口电路400接收的命令CMD和数据DATA执行正常写入操作。

在正常读取操作期间，主机1300将对应于正常读取操作的主机命令Host_CMD输出到控制器1200，并且控制器1200生成对应于主机命令Host_CMD的命令CMD，并且将对应于主机命令Host_CMD的命令CMD传送到存储器装置1100。

存储器装置1100的接口电路400接收命令CMD并将命令CMD传送到半导体存储器100，并且半导体存储器100响应于所接收的命令CMD执行正常读取操作。

接口电路400接收并重新排列作为半导体存储器100的正常读取操作的结果所读取的数据DATA的定时，并且将经重新排列的数据DATA传送到控制器1200。在接口电路400的传送数据DATA的操作期间，接口电路400的定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con延迟和输出所接收的数据DATA。可基于根据作为接口电路400的读取训练操作的结果而获得的数据DATA和内部时钟之间的不匹配量设置的延迟时间来生成延迟控制信号delay_con。

在上述正常操作期间，例如半导体存储器100的正常写入操作和正常读取操作期间，接口电路400的阻塞电路440响应于停用的阻塞使能信号Block_EN停用阻塞操作。

如上所述，根据本公开的实施例，可响应于对应于接口电路400的特定命令来执行接口电路400的训练操作。另外，可通过在接口电路400的训练操作期间阻塞第一命令向半导体存储器100的传输来防止半导体存储器100发生故障。

在本公开的实施例中，在上电操作之后执行接口电路的训练操作，但本公开不限于此。例如，当从主机请求接口电路的训练操作时，可响应于主机命令生成特定命令，并且接口电路可响应于该特定命令执行训练操作。

另外，在本公开的实施例中，根据在接口电路的训练操作期间写入训练操作和读取训练操作的结果来设置数据的延迟时间。然而，为了匹配内部时钟和数据的定时，可控制内部时钟的延迟时间而不是数据的延迟时间。

图8是描述根据本公开的另一实施例的存储器系统的操作的流程图。

将参照图1、图2和图8描述根据本公开的实施例的存储器系统的操作如下。

当电源电压被施加到存储器系统1000并且执行上电操作时(S810)，在上电操作之后，控制器1200生成用于指示接口电路400的训练操作的第一命令(S820)。第一命令可包括与接口电路400的写入训练操作相对应的命令和与接口电路400的读取训练操作相对应的命令。另外，第一命令可包括对应于接口电路400的地址。

控制器1200将用于写入训练操作的第一命令CMD和数据DATA输出到存储器装置1100的接口电路400。用于写入训练操作的数据DATA可以是具有特定模式的数据。

接口电路400接收第一命令CMD和数据DATA，并且执行接口电路400的训练操作(S830)。接口电路400的训练操作可包括写入训练操作和读取训练操作。

将描述接口电路400在该接口电路400的写入训练操作期间的详细操作如下。

外部输入/输出驱动器410从控制器1200接收第一命令CMD和数据DATA，并且将第一命令CMD和数据DATA传送到定时控制电路430。另外，外部输入/输出驱动器410将所接收的命令CMD传送到处理器420。

处理器420从外部输入/输出驱动器410接收第一命令CMD，并且解析所接收的命令CMD。作为解析的结果，当所接收的第一命令CMD对应于接口电路400的训练操作时，生成并输出写入训练信号write_tr。此时，处理器420激活并输出阻塞使能信号Block_EN。处理器420可在解析操作期间将第一命令CMD中包括的地址与寄存器中存储的地址进行比较，以确定所接收的第一命令CMD是对应于半导体存储器100还是接口电路400。

定时控制电路430从外部输入/输出驱动器410接收第一命令CMD和数据DATA，重新排列所接收的第一命令CMD和数据DATA的定时，并且将经重新排列的命令CMD和数据DATA输出到阻塞电路440。另外，定时控制电路430将经重新排列的数据DATA输出到数据存储电路470。

阻塞电路440响应于阻塞使能信号Block_EN执行阻塞操作，使得从定时控制电路430接收的第一命令CMD和数据DATA不被传送到内部输入/输出驱动器450。

响应于从处理器420接收的写入训练信号write_tr，训练控制电路460生成并输出写入使能信号write_en，以用于控制数据存储电路470的写入操作。数据存储电路470响应写入使能信号write_en接收并存储从定时控制电路430输出的数据。

在写入训练操作之后，接口电路400执行读取训练操作。

将描述接口电路400在该接口电路400的读取训练操作期间的详细操作如下。

当写入训练操作结束时，处理器420生成并输出读取训练信号write_tr。此时，处理器420控制阻塞使能信号Block_EN以保持激活状态。

响应于从处理器420接收的读取训练信号read_tr，训练控制电路460生成并输出读取使能信号read_en，以用于控制数据存储电路470的读取操作。数据存储电路470响应于读取使能信号read_en执行数据读取操作，并且将所读取的数据输出到定时控制电路430。

定时控制电路430重新排列从数据存储电路470接收的数据的定时，并且将该数据输出到外部输入/输出驱动器410，并且外部输入/输出驱动器410将从定时控制电路430接收的数据DATA输出到控制器1200。

当上述接口电路400的训练操作(S830)完成时，训练控制电路460确定在写入训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，以设置在写入操作期间从外部输入/输出驱动器410接收的数据DATA的延迟时间，并且确定在读取训练操作期间接口电路400的内部时钟和数据的定时之间的不匹配量，以设置在读取操作期间输出到外部输入/输出驱动器410的数据DATA的延迟时间(S840)。

控制器1200生成用于指示半导体存储器100的训练操作的第二命令(S850)。第二命令可包括对应于半导体存储器100的写入训练操作的命令和对应于半导体存储器100的读取训练操作的命令。另外，第二命令可包括对应于半导体存储器100的地址。

控制器1200将用于写入训练操作的第二命令CMD和数据DATA输出到存储器装置1100的接口电路400。用于写入训练操作的数据DATA可以是具有特定模式的数据。

接口电路400接收第二命令CMD和数据DATA，并且将第二命令CMD和数据DATA传送到半导体存储器100。此时，接口电路400的定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con延迟和输出所接收的数据DATA。可基于根据作为接口电路400的写入训练操作的结果而获得的数据DATA和内部时钟之间的不匹配量设置的延迟时间来生成延迟控制信号delay_con。

半导体存储器100基于通过接口电路400接收的第二命令CMD和数据DATA来执行半导体存储器100的训练操作(S860)。半导体存储器100的训练操作可包括写入训练操作和读取训练操作。可由半导体存储器100中包括的训练控制电路500来执行半导体存储器100的训练操作。

训练控制电路500根据半导体存储器100的训练操作的结果，设置在半导体存储器100的写入操作期间接收的数据的延迟时间和在读取操作期间输出的数据的延迟时间(S870)。例如，训练控制电路500可确定在半导体存储器100的写入训练操作期间接收和编程的数据的定时与半导体存储器100的内部时钟之间的不匹配量，以设置半导体存储器100的写入操作期间的延迟时间，并且可确定在半导体存储器100的读取训练操作期间输出到接口电路400的数据的定时与半导体存储器100的内部时钟之间的不匹配量，以设置在半导体存储器100的读取操作期间的延迟时间。

此后，执行存储器系统1000的正常操作(S880)。

主机1300在正常写入操作期间向控制器1200输出对应于正常写入操作的主机命令Host_CMD和数据DATA。控制器1200生成对应于主机命令Host_CMD的命令CMD，并且将对应于主机命令Host_CMD的命令CMD与数据DATA一起传送到存储器装置1100。

存储器装置1100的接口电路400接收并重新排列命令CMD和数据DATA的定时，并且将经重新排列的命令CMD和数据DATA传送到半导体存储器100。在传送接口电路400的命令CMD和数据DATA的操作期间，接口电路400的定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con延迟和输出所接收的数据DATA。可基于根据作为接口电路400的写入训练操作的结果而获得的数据DATA和内部时钟之间的不匹配量所设置的延迟时间来生成延迟控制信号delay_con。半导体存储器100可接收通过接口电路400接收的命令CMD和数据DATA以执行正常写入操作，并且可通过将所接收的数据DATA延迟由训练控制电路500设置的延迟时间来执行正常写入操作。

在正常读取操作期间，主机1300将对应于正常读取操作的主机命令Host_CMD输出到控制器1200，并且控制器1200生成对应于主机命令Host_CMD的命令CMD，并且将对应于主机命令Host_CMD的命令CMD传送到存储器装置1100。

存储器装置1100的接口电路400接收命令CMD并将命令CMD传送到半导体存储器100，并且半导体存储器100响应于所接收的命令CMD执行正常读取操作。

半导体存储器100可将所读取的数据DATA输出到接口电路400，并且可通过延迟由训练控制电路500设置的延迟时间来输出所读取的数据DATA。

接口电路400重新排列从半导体存储器100接收的数据DATA的定时，并且将经重新排列的数据DATA传送到控制器1200。在接口电路400的传送数据DATA的操作期间，接口电路400的定时控制电路430可响应于从训练控制电路460接收的延迟控制信号delay_con延迟和输出所接收的数据DATA。可基于根据作为接口电路400的读取训练操作的结果而获得的数据DATA和内部时钟之间的不匹配量所设置的延迟时间来生成延迟控制信号delay_con。

在上述正常操作期间，例如半导体存储器100的正常写入操作和正常读取操作期间，接口电路400的阻塞电路440响应于停用的阻塞使能信号Block_EN停用阻塞操作。

如上所述，根据本公开的实施例，可响应于对应于接口电路400的第一命令来执行接口电路400的训练操作，并且可响应于对应于半导体存储器100的第二命令来执行半导体存储器100的训练操作。另外，可通过在接口电路400的训练操作期间阻塞第一命令向半导体存储器100的传输来防止半导体存储器100发生故障。

在本公开的实施例中，在上电操作之后执行接口电路和半导体存储器的训练操作，但本公开不限于此。例如，当由主机请求接口电路或半导体存储器的训练操作时，可响应于主机命令生成第一命令或第二命令，并且接口电路或半导体存储器可响应于第一命令或第二命令执行训练操作。

另外，在本公开的实施例中，根据训练操作期间的写入训练操作和读取训练操作的结果来设置数据的延迟时间。然而，为了匹配内部时钟和数据的定时，可控制内部时钟的延迟时间而不是数据的延迟时间。

图9是描述存储器系统的另一实施例的示图。

参照图9，存储器系统1000包括存储数据的存储器装置1100、在主机1300的控制下控制存储器装置1100的控制器1200以及在控制器1200与存储器装置1100之间协调命令和数据传送的接口电路1400。

不同于图1所示的存储器系统1000，在图9所示的存储器系统1000中，接口电路1400可设置在存储器装置1100的外部，并且可通过内部输入/输出线INT_IO将命令和数据传送到存储器装置1100。

控制器1200通常可通过通道CH控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。控制器1200可根据主机1300的请求来控制存储器装置1100中包括的多个半导体存储器以编程或读取数据。另外，控制器1200可在上电操作之后根据主机1300的请求进行控制以执行接口电路1400的训练操作，或者执行接口电路1400的训练操作。控制器1200可生成用于控制存储器装置1100或接口电路1400的命令，并且响应于对应于主机1300的请求的主机命令Host_CMD，将该命令传送到存储器装置1100。另外，控制器1200可生成用于控制接口电路1400和存储器装置1100的训练操作的命令，并且在上电操作之后将该命令传送到接口电路1400和存储器装置1100。此时，用于控制存储器装置1100的命令包括对应于该存储器装置1100中包括的多个半导体存储器中的至少一个的地址，并且用于控制接口电路1400的命令包括对应于该接口电路1400的地址。

接口电路1400的配置可如上面描述的图2的配置进行配置和操作。当从控制器1200接收的特定命令对应于接口电路1400时，接口电路1400可响应于所接收的特定命令来执行写入训练操作和读取训练操作，并且通过阻塞操作，该特定命令不被传送到存储器装置1100。另外，当从控制器1200接收的特定命令对应于存储器装置1100时，接口电路1400将所接收的特定命令传送到存储器装置1100，而不进行阻塞操作。

图10是描述存储器系统的另一实施例的示图。

参照图10，存储器系统1000包括存储器装置1100和控制器1200。存储器装置1100包括多个半导体存储器100和多个接口电路400。多个半导体存储器100可被划分成多个组，并且多个组中的每一个可通过内部输入/输出线INT_IO连接到一个接口电路400。

在图10中，多个接口电路400分别通过第一至第n通道CH1至CHn与控制器1200通信。因此，一个组中包括的多个半导体存储器100被配置成通过一个接口电路400和公共通道与控制器1200通信。控制器1200被配置成通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。

控制器1200通常可控制存储器系统1000的操作，并且控制主机1300与存储器装置1100之间的数据交换。控制器1200可根据主机1300的请求来控制存储器装置1100中包括的多个半导体存储器100以编程或读取数据。另外，控制器1200可根据主机1300的请求来执行存储器装置1100中包括的接口电路400的训练操作或者执行半导体存储器100的训练操作。另外，控制器1200可在上电操作之后执行接口电路400的训练操作或执行半导体存储器100的训练操作。控制器1200可生成用于控制半导体存储器100或接口电路400的命令，并且将该命令传送到存储器装置1100。此时，用于控制存储器装置1100的命令包括对应于该存储器装置1100中包括的多个半导体存储器100中的至少一个的地址，并且用于控制接口电路400的命令包括对应于该接口电路400的地址。

接口电路400的配置可如上面描述的图2的配置进行配置和操作。当从控制器1200接收的特定命令对应于接口电路1400时，接口电路1400可响应于所接收的特定命令来执行写入训练操作和读取训练操作，并且通过阻塞操作，该特定命令不被传送到存储器装置1100。另外，当从控制器1200接收的特定命令对应于存储器装置1100时，接口电路1400将所接收的特定命令传送到存储器装置1100，而不进行阻塞操作。

控制器1200和存储器装置1100可被集成到一个半导体装置中。在实施例中，控制器1200和存储器装置1100可被集成到一个半导体装置中以形成存储卡。例如，控制器1200和存储器装置1100可被集成到一个半导体装置中以形成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)和通用闪速存储器(UFS)。

控制器1200和存储器装置1100可被集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置成将数据存储在半导体存储器中的存储装置。当存储器系统1000用作半导体驱动器(SSD)时，连接到该存储器系统1000的主机1300的操作速度显著提高。

作为示例，存储器系统1000可被设置为诸如以下的电子装置的各种组件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组件中的一种。

在实施例中，存储器装置1100或存储器系统1000可被安装为各种类型的封装。例如，存储器装置1100或存储器系统1000可以诸如以下的方法来封装和安装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)或晶圆级制造封装处理堆叠封装(WSP)。

图11是描述存储器系统的另一实施例的示图。

参照图11，存储器系统30000可被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。

编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。

无线电收发器3300可通过天线ANT传送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且将经处理的信号传送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将经转换的无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置。输入装置3400可被实施为诸如触摸板、计算机鼠标的定点装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。

根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器3100的一部分，并且也可被实施为与处理器3100分离的芯片。另外，诸如图1所示的存储器装置1100或图10所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图9所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。此时，该接口电路可被配置为图2的接口电路400。

图12是描述存储器系统的另一示例的示图。

参照图12，存储器系统40000可被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。

存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。

处理器4100可根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置1100中存储的数据。例如，输入装置4200可被实施为诸如触摸板、计算机鼠标的定点装置、小键盘或键盘。

处理器4100可控制存储器系统40000的全部操作，并且控制控制器1200的操作。根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器4100的一部分，或者可被实施为与处理器4100分离的芯片。另外，诸如图1所示的存储器装置1100或图10所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图9所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。此时，该接口电路可被配置为图2的接口电路400。

图13是描述存储器系统的另一实施例的示图。

参照图13，存储器系统50000可被实施为图像处理装置，例如数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话或配备有数码相机的平板PC。

存储器系统50000包括存储器装置1100和控制器1200，控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。

存储器系统50000的图像传感器5200可将光学图像转换为数字信号。经转换的数字信号可被传送到处理器5100或控制器1200。在处理器5100的控制下，经转换的数字信号可通过显示器5300输出，或通过控制器1200存储在存储器装置1100中。存储器装置1100中存储的数据可在处理器5100或控制器1200的控制下通过显示器5300输出。

根据实施例，能够控制存储器装置1100的操作的控制器1200可被实施为处理器5100的一部分，或者可被实施为与处理器5100分离的芯片。另外，诸如图1所示的存储器装置1100或图10所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图9所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。此时，该接口电路可被配置为图2的接口电路400。

图14是描述存储器系统的另一实施例的示图。

参照图14，存储器系统70000可被实施为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。

控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。根据实施例，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。另外，诸如图1所示的存储器装置1100或图10所示的存储器装置1100的存储器装置1100可包括接口电路400。另外，当存储器装置1100仅包括如图9所示的半导体存储器时，可另外设置用于控制器1200与存储器装置1100之间的数据通信的接口电路。此时，该接口电路可被配置为图2的接口电路400。

卡接口7100可根据主机60000的协议来接口连接主机60000和控制器1200之间的数据交换。根据实施例，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。此处，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传送方法。

当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，接口6200可在微处理器6100的控制下，通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。

虽然已参考有限的实施例和附图描述了本公开，但本公开不限于上述实施例，本公开所属领域的技术人员可根据所公开的描述进行各种改变和修改。

因此，本公开的范围不应限于所描述的实施例，而是应由所附权利要求以及权利要求的等同方案来确定。

在上述实施例中，可选择性地执行或省略所有步骤。而且，每个实施例中的步骤不必按顺序进行，而是可进行颠倒。同时，在本说明书和附图中公开的本公开的实施例仅仅是为了容易描述本说明书的技术内容和理解本说明书的目的的说明性的特定示例，而不是旨在限制本说明书的范围。也就是说，对于本公开所属领域的技术人员显而易见的是，基于本公开内容的技术精神的其它修改示例是可能的。

同时，虽然本说明书和附图公开了本公开的各个实施例，并且虽然使用了特定术语，但这些术语是为了容易描述本公开的技术内容和理解本公开的目的以一般含义使用，并且不旨在限制本公开的范围。对本公开内容所属领域的技术人员显而易见的是，除本文公开的实施例之外，还可实施基于本公开的技术精神的其它修改示例。

虽然本公开描述了特定的实施例，但在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本公开的范围不应限于上述实施例，而是应由本公开的权利要求以及所附权利要求的等同方案来确定。