阅读说明：本技术 下字线驱动读辅助电路和版图设计 (Lower word line driving read auxiliary circuit and layout design ) 是由 程晓杭 刘雯 胡晓明 于 2020-06-22 设计创作，主要内容包括：本发明公开了一种下字线驱动读辅助电路和版图设计,用于拉低存储器选中的字线的电压,与现有的下字线驱动读辅助电路技术相比,本发明提供的技术方案利用在针对某一存储器的存储单元进行读写操作时,存储阵列中仅有一根字线有效(高电平),而其他字线电位为低的原理,通过直接将字线分压子模块两端跨接至两个字线,从而实现拉低相应字线的功能,免去每一条字线都要接地电位的设计。通过两根字线共用一个字线分压子模块,能够在实现下字线驱动读辅助电路的功能的同时,节省器件数量、节约版图面积和简化版图布线。(The invention discloses a lower word line driving and reading auxiliary circuit and layout design, which are used for pulling down the voltage of a word line selected by a memory. By sharing one word line voltage division submodule by two word lines, the function of driving the read auxiliary circuit by the lower word line can be realized, and meanwhile, the number of devices is saved, the layout area is saved, and the layout wiring is simplified.)

下字线驱动读辅助电路和版图设计

技术领域

本发明涉及半导体技术领域，尤其是涉及一种下字线驱动读辅助电路和版图设计。

背景技术

存储器分为闪存(Flash)、动态随机存储器(DRAM)和静态随机存储器(StaticRandomAccess Memory，SRAM)，其中静态随机存储器(SRAM)以其快速读写及不需要周期性刷新，成为关键性系统存储模块的首选，如CPU与主存之间的高速缓存等。目前，常用的静态随机存储器的存储单元主要采用六晶体管类型，由传输晶体管和下拉晶体管组成，所述传输晶体管的栅极和源极分别电性连接至字线和位线，以通过所述字线控制传输晶体管的导通或关断，以及通过位线写入或读出存储数据。对于一个静态随机存储器的6管存储单元，在其进行读操作时，可能因为工艺偏差导致存储单元的传输晶体管和下拉晶体管电流能力不平衡(下拉晶体管电流能力明显弱于传输晶体管)，导致存储单元中内部节点所存储的数据在读操作或伪读操作时发生读翻转。在业界，解决读翻转的方法为通过增加下字线驱动(WLUD，Word Line UnderDrive)读辅助电路降低字线开启时的电压。

现有技术公开的一种下字线驱动读辅助电路结构如图1所示，通过增加接地的PMOS管(PMOS)进行字线分压，利用读辅助使能信号RA_0、RA_1控制PMOS管的栅极实现将字线电压拉低的功能。其缺陷在于，请参考图2，随着存储器的存储容量增加，存储器中的字线总数也会随之增长，若每条字线都需要下字线驱动读辅助电路，所需PMOS管个数多，版图尺寸大；此外，由于PMOS衬底与源极电位不同，power tap和源极走线不能共用，版图的尺寸及布线复杂度也会增加。

因此，需要提出一种可以减少器件数量、节约版图面积和简化版图布线的方案。

发明内容

本发明的目的在于提供一种下字线驱动读辅助电路和版图设计，用于解决现有技术中器件数量众多，版图尺寸大且布线复杂的问题。

为了解决上述技术问题，本发明提出一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括：

字线驱动控制子模块，其被配置为基于所述存储器的字线产生对应的字线信号；

字线分压子模块，其被配置为拉低第一字线信号的电压；

其中，所述第一字线信号为所述存储器选中的字线对应的字线信号，所述字线信号的数量、所述字线的数量相同，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。

可选地，所述字线分压子模块包括：

第一组分压晶体管以及第二组分压晶体管，所述第一组分压晶体管以及所述第二组分压晶体管均具有分压输入端、分压输出端以及分压控制端；

所述第一组分压晶体管的分压输入端与一个所述字线连接；

所述第二组分压晶体管的分压输入端与另一个所述字线连接；

所述第一组分压晶体管的分压输出端与所述第二组分压晶体管的输出端连接；

所述第一组分压晶体管的分压控制端以及所述第二组分压晶体管的分压控制端均与所述第一控制信号连接；

所述第一控制信号用于控制所述第一组分压晶体管以及所述第二组分压晶体管的导通和关闭。

可选地，所述第一组分压晶体管包括一个第一PMOS管，所述第二组分压晶体管包括一个第二PMOS管；

所述第一PMOS管的源极与一个所述字线连接；

所述第二PMOS管的源极与另一个所述字线连接；

所述第一PMOS管的漏极与所述第二PMOS管的漏极连接；

所述第一PMOS管的栅极与所述第二PMOS管的栅极均与所述第一控制信号连接。

可选地，所述第一组分压晶体管包括两个第一PMOS管，所述第二组分压晶体管包括两个第二PMOS管；

所述两个第一PMOS管串联连接，其中一个所述第一PMOS管的源极与一个所述字线连接；

所述两个第二PMOS管串联连接，其中一个所述第二PMOS管的源极与另一个所述字线连接；

另一个所述第一PMOS管的漏极与另一个所述第二PMOS管的漏极连接；

所述两个第一PMOS管的栅极以及所述两个第二PMOS管的栅极均与所述第一控制信号连接。

可选地，所述第一组分压晶体管包括多个第一PMOS管，所述第二组分压晶体管包括多个第二PMOS管；

所述多个第一PMOS管串联连接并构成第一串联电路，位于所述第一串联电路一端的一个所述第一PMOS管的源极与一个所述字线连接；

所述多个第二PMOS管串联连接并构成第二串联电路，位于所述第二串联电路一端的一个所述第二PMOS管的源极与另一个所述字线连接；

位于所述第一串联电路另一端的一个所述第一PMOS管的漏极与位于所述第二串联电路另一端的一个所述第二PMOS管的漏极连接；

所述多个第一PMOS管的栅极以及所述多个第二PMOS管的栅极均与所述第一控制信号连接。

可选地，所述第一组分压晶体管包括一个第一NMOS管，所述第二组分压晶体管包括一个第二NMOS管；

所述第一NMOS管的漏极与一个所述字线连接；

所述第二NMOS管的漏极与另一个所述字线连接；

所述第一NMOS管的源极与所述第二NMOS管的源极连接；

所述第一NMOS管的栅极与所述第二NMOS管的栅极均与所述第一控制信号连接。

可选地，所述第一组分压晶体管包括两个第一NMOS管，所述第二组分压晶体管包括两个第二NMOS管；

所述两个第一NMOS管串联连接，其中一个所述第一NMOS管的漏极与一个所述字线连接；

所述两个第二NMOS管串联连接，其中一个所述第二NMOS管的漏极与另一个所述字线连接；

另一个所述第一NMOS管的源极与另一个所述第二NMOS管的源极连接；

所述两个第一NMOS管的栅极以及所述两个第二NMOS管的栅极均与所述第一控制信号连接。

可选地，所述第一组分压晶体管包括多个第一NMOS管，所述第二组分压晶体管包括多个第二NMOS管；

所述多个第一NMOS管串联连接并构成第三串联电路，位于所述第三串联电路一端的一个所述第一NMOS管的漏极与一个所述字线连接；

所述多个第二NMOS管串联连接并构成第四串联电路，位于所述第四串联电路一端的一个所述第二NMOS管的漏极与另一个所述字线连接；

位于所述第一串联电路另一端的一个所述第一NMOS管的源极与位于所述第二串联电路另一端的一个所述第二NMOS管的源极连接；

所述多个第一NMOS管的栅极以及所述多个第二NMOS管的栅极均与所述第一控制信号连接。

可选地，所述字线驱动控制子模块包括译码器。

可选地，每两个所述字线间连接有至少两个字线分压子模块，所述至少两个子线分压子模块间并联连接。

基于同一发明构思，本发明还提出一种下字线驱动读辅助电路版图设计，利用上述特征描述中任一所述的下字线驱动读辅助电路。

与现有技术相比，本发明具有以下有益效果：

1、本发明提出的一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括字线驱动控制子模块以及字线分压子模块，其中，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。与现有的下字线驱动读辅助电路技术相比，本发明提供的技术方案利用在针对某一存储器的存储单元进行读写操作时，存储阵列中仅有一根字线有效(高电平)，而其他字线电位为低的原理，通过直接将字线分压子模块两端跨接至两个字线，从而实现拉低相应字线的功能，免去每一条字线都要接地电位的设计。通过两根字线共用一个字线分压子模块，能够在实现下字线驱动读辅助电路的功能的同时，节省器件数量、节约版图面积和简化版图布线。

2、通过调整所述字线分压子模块和/或所述第一组分压晶体管以及第二组分压晶体管的数量，满足更多档位的下字线驱动读辅助电路需求，可以提高本发明提供的下字线驱动读辅助电路的普适性。

本发明还提出一种下字线驱动读辅助电路版图设计，其与所述下字线驱动读辅助电路属于同一发明构思，因此，具有相同的有益效果。

附图说明

图1为现有技术中提供的一种下字线驱动读辅助电路的结构示意图；

图2为现有技术中提供的一种下字线驱动读辅助电路版图的设计结构示意图；

图3为本发明实施例提供的一种下字线驱动读辅助电路的结构示意图；

图4为本发明实施例提供的利用PMOS管实施例的一种下字线驱动读辅助电路的结构示意图；

图5为本发明实施例提供的利用NMOS管实施例的一种下字线驱动读辅助电路的结构示意图；

图6为利用本发明实施例提供的下字线驱动读辅助电路进行实施的版图设计结构示意图；

图7为利用本发明实施例提供的下字线驱动读辅助电路进行实施的仿真波形图。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

请参考图3至图7，本发明提出一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括：

字线驱动控制子模块，其被配置为基于所述存储器的字线产生对应的字线信号；

字线分压子模块，其被配置为拉低第一字线信号的电压；

其中，所述第一字线信号为所述存储器选中的字线对应的字线信号，所述字线信号的数量、所述字线的数量相同，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。

本发明提出的一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括字线驱动控制子模块以及字线分压子模块，其中，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。与现有的下字线驱动读辅助电路技术相比，本发明提供的技术方案利用在针对某一存储器的存储单元进行读写操作时，存储阵列中仅有一根字线有效(高电平)，而其他字线电位为低的原理，通过直接将字线分压子模块两端跨接至两个字线，从而实现拉低相应字线的功能，免去每一条字线都要接地电位的设计。通过两根字线共用一个字线分压子模块，能够在实现下字线驱动读辅助电路的功能的同时，节省器件数量、节约版图面积和简化版图布线。

优选地，所述字线分压子模块包括：第一组分压晶体管以及第二组分压晶体管，所述第一组分压晶体管以及所述第二组分压晶体管均具有分压输入端、分压输出端以及分压控制端。所述第一组分压晶体管的分压输入端与一个所述字线连接，所述第二组分压晶体管的分压输入端与另一个所述字线连接。所述第一组分压晶体管的分压输出端与所述第二组分压晶体管的输出端连接，所述第一组分压晶体管的分压控制端以及所述第二组分压晶体管的分压控制端均与所述第一控制信号连接。所述第一控制信号用于控制所述第一组分压晶体管以及所述第二组分压晶体管的导通和关闭。

可以理解的是，在本发明实施例中，所述字线分压子模块选用晶体管构成，主要是利用晶体管具有根据控制端来控制自身的导通以及关断的特性，由于晶体管导通后具有导通电阻，相当于可通过控制端改变电路的电阻值大小，进而起到分压的作用。在本发明其它实施例中，具有类似特点的结果也可用于实施所述字线分压子模块，例如，还可选用可变电阻或电容，还有很多其它类型的电子器件可用于实现所述字线分压子模块的功能，在此不一一赘述。考虑到本发明提供的下字线驱动读辅助电路，应用在存储器中，选用晶体管可以保证电路的体积足够小以满足存储器的要求。因此，所述字线分压子模块选用晶体管构成可作为优选方案实施。为了便于说明，以下均以晶体管为例来说明本发明的技术方案。

具体地，所述字线驱动控制子模块包括但不仅限于译码器。请参考图3，由译码器等数字逻辑电路组成的字线驱动控制子模块(Controller)，含有选择信号(SEL)和时钟信号(CLK)，还包括若干反相器、与非门、或非门、传输门等，用于产生字线信号(WL)。

进一步地，每两个所述字线间连接有至少两个字线分压子模块，所述至少两个子线分压子模块间并联连接。请参考图3，在本发明实施例中，每两个所述字线间连接有两个所述字线分压子模块，可以理解的是，在本发明其它实施例中，每两个所述字线间还可连接有三个或四个或者更多数量的所述字线分压子模块，具体可根据实际需要来选择，在此不做限制。通过调整所述字线分压子模块的数量，满足更多档位的下字线驱动读辅助电路需求，可以提高本发明提供的下字线驱动读辅助电路的普适性。另外，从图3至图5中可以看出，在本发明实施例中，所述字线分压子模块分别连接在相邻的两个字线上，如图3至图5中的WL_2n和WL_2n+1，其中，n为从0开始的正整数，其大小与存储器的容量相关。可以理解的是，这种接法仅是为了便于说明本发明的技术方案，不能认为是对本申请的任何限制。在本发明其它实施例中，所述字线分压子模块还可分别连接不是相邻的两个字线上，例如，可以连接WL_0和WL_3，在此不对此做任何限制。

进一步地，所述第一组分压晶体管包括一个第一PMOS管，所述第二组分压晶体管包括一个第二PMOS管。所述第一PMOS管的源极与一个所述字线连接，所述第二PMOS管的源极与另一个所述字线连接，所述第一PMOS管的漏极与所述第二PMOS管的漏极连接，所述第一PMOS管的栅极与所述第二PMOS管的栅极均与所述第一控制信号连接。

请参考图4，当所述第一组分压晶体管中仅包括一个所述第一PMOS管，以及所述第二组分压晶体管中仅包括一个所述第二PMOS管时，通过将所述第一PMOS管的源极与WL_2n连接，并将所述第二PMOS管的源极与WL_2n+1连接。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号也即图4中的RA_0可设置为低电平，所述第一PMOS管以及所述第二PMOS管处于导通状态，由于所述第一PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于所述第一PMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号也即图4中的RA_0可设置为低电平，所述第一PMOS管以及所述第二PMOS管处于导通状态，由于所述第二PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于所述第二PMOS管的接地电位。通过上述分析可知，利用本发明提供的技术方案，可以使得相邻两根字线共用一个所述子线分压子模块，并在第一控制信号的控制下，互相成为彼此的地电位，从而在极大节约PMOS个数，并不另外使用接地电源线的情况下，即可实现下字线驱动读辅助电路的功能，可以精简版图尺寸和布线。

更进一步地，所述第一组分压晶体管包括两个第一PMOS管，所述第二组分压晶体管包括两个第二PMOS管。所述两个第一PMOS管串联连接，其中一个所述第一PMOS管的源极与一个所述字线连接。所述两个第二PMOS管串联连接，其中一个所述第二PMOS管的源极与另一个所述字线连接。另一个所述第一PMOS管的漏极与另一个所述第二PMOS管的漏极连接，所述两个第一PMOS管的栅极以及所述两个第二PMOS管的栅极均与所述第一控制信号连接。

还是以连接WL_2n和WL_2n+1为例来说明，当所述第一组分压晶体管中包括两个所述第一PMOS管，以及所述第二组分压晶体管中包括两个所述第二PMOS管时，通过将一个所述第一PMOS管的源极与WL_2n连接，并将一个所述第二PMOS管的源极与WL_2n+1连接。两个所述第一PMOS管以及两个所述第二PMOS管串联连接是指将一个PMOS管的漏极连接另一个PMOS管的源极。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号可设置为低电平，两个所述第一PMOS管以及两个所述第二PMOS管均处于导通状态，由于两个所述第一PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于两个所述第一PMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号可设置为低电平，两个所述第一PMOS管以及两个所述第二PMOS管均处于导通状态，由于两个所述第二PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于两个所述第二PMOS管的接地电位。

更进一步地，所述第一组分压晶体管包括多个第一PMOS管，所述第二组分压晶体管包括多个第二PMOS管。所述多个第一PMOS管串联连接并构成第一串联电路，位于所述第一串联电路一端的一个所述第一PMOS管的源极与一个所述字线连接。所述多个第二PMOS管串联连接并构成第二串联电路，位于所述第二串联电路一端的一个所述第二PMOS管的源极与另一个所述字线连接。位于所述第一串联电路另一端的一个所述第一PMOS管的漏极与位于所述第二串联电路另一端的一个所述第二PMOS管的漏极连接。所述多个第一PMOS管的栅极以及所述多个第二PMOS管的栅极均与所述第一控制信号连接。需要注意的是，所述多个第一PMOS管以及所述多个第二PMOS管的数量可为三个、四个甚至更多，在此不做限制，具体可根据实际需要来选择。

还是以连接WL_2n和WL_2n+1为例来说明，当所述第一组分压晶体管中包括多个所述第一PMOS管，以及所述第二组分压晶体管中包括多个所述第二PMOS管时，通过将一个所述第一PMOS管的源极与WL_2n连接，并将一个所述第二PMOS管的源极与WL_2n+1连接。多个所述第一PMOS管以及多个所述第二PMOS管串联连接是指将相邻的两个PMOS管中的一个PMOS管的漏极连接另一个PMOS管的源极。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号可设置为低电平，多个所述第一PMOS管以及多个所述第二PMOS管均处于导通状态，由于多个所述第一PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于多个所述第一PMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号可设置为低电平，多个所述第一PMOS管以及多个所述第二PMOS管均处于导通状态，由于多个所述第二PMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于多个所述第二PMOS管的接地电位。

进一步地，请参考图5，所述第一组分压晶体管以及所述第二组分压晶体管除了选用PMOS管外还可选用其它类型的晶体管，例如，所述第一组分压晶体管包括一个第一NMOS管，所述第二组分压晶体管包括一个第二NMOS管。所述第一NMOS管的漏极与一个所述字线连接，所述第二NMOS管的漏极与另一个所述字线连接，所述第一NMOS管的源极与所述第二NMOS管的源极连接，所述第一NMOS管的栅极与所述第二NMOS管的栅极均与所述第一控制信号连接。

请参考图5，当所述第一组分压晶体管中仅包括一个所述第一NMOS管，以及所述第二组分压晶体管中仅包括一个所述第二NMOS管时，通过将所述第一NMOS管的漏极与WL_2n连接，并将所述第二NMOS管的漏极与WL_2n+1连接。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号也即图4中的RA_0可设置为高电平，所述第一NMOS管以及所述第二NMOS管处于导通状态，由于所述第一NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于所述第一NMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号也即图4中的RA_0可设置为高电平，所述第一NMOS管以及所述第二NMOS管处于导通状态，由于所述第二NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于所述第二NMOS管的接地电位。通过上述分析可知，利用本发明提供的技术方案，可以使得相邻两根字线共用一个所述子线分压子模块，并在第一控制信号的控制下，互相成为彼此的地电位，从而在极大节约NMOS个数，并不另外使用接地电源线的情况下，即可实现下字线驱动读辅助电路的功能，可以精简版图尺寸和布线。

进一步地，所述第一组分压晶体管包括两个第一NMOS管，所述第二组分压晶体管包括两个第二NMOS管。所述两个第一NMOS管串联连接，其中一个所述第一NMOS管的漏极与一个所述字线连接。所述两个第二NMOS管串联连接，其中一个所述第二NMOS管的漏极与另一个所述字线连接。另一个所述第一NMOS管的源极与另一个所述第二NMOS管的源极连接，所述两个第一NMOS管的栅极以及所述两个第二NMOS管的栅极均与所述第一控制信号连接。

还是以连接WL_2n和WL_2n+1为例来说明，当所述第一组分压晶体管中包括两个所述第一NMOS管，以及所述第二组分压晶体管中包括两个所述第二NMOS管时，通过将一个所述第一NMOS管的漏极与WL_2n连接，并将一个所述第二NMOS管的漏极与WL_2n+1连接。两个所述第一NMOS管以及两个所述第二NMOS管串联连接是指将一个NMOS管的漏极连接另一个NMOS管的源极。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号可设置为高电平，两个所述第一NMOS管以及两个所述第二NMOS管处于导通状态，由于所述第一NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于两个所述第一NMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号可设置为高电平，两个所述第一NMOS管以及两个所述第二NMOS管处于导通状态，由于两个所述第二NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于两个所述第二NMOS管的接地电位。

更进一步地，所述第一组分压晶体管包括多个第一NMOS管，所述第二组分压晶体管包括多个第二NMOS管。所述多个第一NMOS管串联连接并构成第三串联电路，位于所述第三串联电路一端的一个所述第一NMOS管的漏极与一个所述字线连接。所述多个第二NMOS管串联连接并构成第四串联电路，位于所述第四串联电路一端的一个所述第二NMOS管的漏极与另一个所述字线连接。位于所述第一串联电路另一端的一个所述第一NMOS管的源极与位于所述第二串联电路另一端的一个所述第二NMOS管的源极连接。所述多个第一NMOS管的栅极以及所述多个第二NMOS管的栅极均与所述第一控制信号连接。需要注意的是，所述多个第一NMOS管以及所述多个第二NMOS管的数量可为三个、四个甚至更多，在此不做限制，具体可根据实际需要来选择。

还是以连接WL_2n和WL_2n+1为例来说明，当所述第一组分压晶体管中包括多个所述第一NMOS管，以及所述第二组分压晶体管中包括多个所述第二NMOS管时，通过将一个所述第一NMOS管的漏极与WL_2n连接，并将一个所述第二NMOS管的漏极与WL_2n+1连接。多个所述第一NMOS管以及多个所述第二NMOS管串联连接是指将相邻的两个PMOS管中的一个NMOS管的漏极连接另一个NMOS管的源极。若需要读取存储器中WL_2n对应字线的内容，此时WL_2n为高电平，WL_2n+1为低电平，所述第一控制信号可设置为高电平，多个所述第一NMOS管以及多个所述第二NMOS管处于导通状态，由于多个所述第一NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n起到分压的作用，此时的WL_2n+1相当于多个所述第一NMOS管的接地电位。同理，若需要读取存储器中WL_2n+1对应字线的内容，此时WL_2n+1为高电平，WL_2n为低电平，所述第一控制信号可设置为高电平，多个所述第一NMOS管以及多个所述第二NMOS管处于导通状态，由于多个所述第二NMOS管在导通状态时存在导通电阻，因此，可以对WL_2n+1起到分压的作用，此时的WL_2n相当于多个所述第二NMOS管的接地电位。

为了便于理解本发明的技术方案，以下提供几个更为具体的实施方式：

请参考图3，本发明实施例提出的一种下字线驱动读辅助电路包括：由译码器等数字逻辑电路组成的字线驱动控制子模块(Controller)，含有选择信号(SEL)和时钟信号(CLK)，包括若干反相器、与非门、或非门、传输门等，并用于产生字线信号(WL)。以及若干组字线分压子模块(Under Drive)，包括若干档字线分压晶体管，调节其栅极控制信号(RA_0，RA_1)可选择分压的档位，用于拉低指定字线的电位。若字线总行数为2n(n为自然数)，则字线分压子模块需要n组，相邻两根字线可共用一组字线分压子模块。其连接方法为：含有第一控制信号(RA_0)的字线分压子模块(Under Drive_0)与含有第一控制信号(RA_1)的字线分压子模块(Under Drive_1)，其分压输入端和分压输出端均连接至相邻两根字线WL_2n和WL_2n+1。

请参考图4，为所述字线分压子模块选用PMOS管的应用实例。PMOS管PM_1的源级连接至相邻字线中的低位字线(WL_2n)，PMOS管PM_1的漏极与PMOS管PM_2的漏极相连，PMOS管PM_2的源级连接至相邻字线中的高位字线(WL_2n+1)。PMOS管PM_1与PMOS管PM_2的栅极连接至第一控制信号(RA_0)。PMOS管PM_3的源级连相邻字线中的高位字线(WL_2n+1)，PMOS管PM_3的漏极与PMOS管PM_4的漏极相连，PMOS管PM_4的源级连接至相邻字线中的低位字线(WL_2n)。PMOS管PM_3与PMOS管PM_4的栅极连接至第一控制信号(RA_1)。在实际应用中，可以根据电路需求继续增加PMOS管的个数以实现更大程度地拉低指定字线电压。

请参考图5，为所述字线分压子模块选用NMOS管的应用实例。NMOS管NM_1的漏极连接至相邻字线中的低位字线(WL_2n)，NMOS管NM_1的源级与NMOS管NM_2的源级相连，NMOS管NM_2的漏极连接至相邻字线中的高位字线(WL_2n+1)。NMOS管NM_1与NMOS管NM_2的栅极连接至第一控制信号(RA_0)。NMOS管NM_3的漏极连相邻字线中的高位字线(WL_2n+1)，NMOS管NM_3的源级与NMOS管NM_4的源级相连，NMOS管NM_4的漏极连接至相邻字线中的低位字线(WL_2n)。NMOS管NM_3与NMOS管NM_4的栅极连接至第一控制信号(RA_1)。在实际应用中，可以根据电路需求继续增加NMOS管的个数以实现更大程度地拉低指定字线电压。

请参考图6，假设某SRAM存储阵列(ARRAY)共有512行，则该SRAM字线也是512根。利用如图4所示的应用实例进行实施，所述字线分压子模块Under Drive_0/1为两个PMOS管构成。将所述字线分压子模块跨接至相邻两根字线，当选中其中一根字线时，另一根字线必为低电压。以其中仅包含相邻两根字线(WL_0、WL_1)的基本模块为例，当使用如图4所示的PMOS管构成的下字线驱动读辅助电路结构时，其版图布局如图6所示。当选中WL_0时，WL_0为高电平，其相邻的WL_1处于未被选中的低电平状态，此时用于拉低WL_0电压的下字线驱动读辅助电路一端连接至WL_1，类似于接地电位的设计；同理，当WL_1被选中时，WL_1有效，其相邻的WL_0为低电平，之前用于拉低WL_0有效电压的下字线驱动读辅助电路可以反过来用于拉低WL_1有效电压，此时WL_0等效为接地电位的设计。仿真波形图如图7所示，当只有第一控制信号(RA_0)有效时，WL_0从1.05V被拉低至0.95V；当两个第一控制信号RA_0,RA_1均有效时，WL_0从1.05V被拉低至0.893V。自此实现下字线驱动读辅助电路的功能，并实现通过控制RA_0，RA_1进行下字线驱动读辅助电路的档位调节。

基于同一发明构思，本发明实施例还提出一种下字线驱动读辅助电路版图设计，利用上述特征描述中任一所述的下字线驱动读辅助电路。

基于同一发明构思，本发明实施例还提出一种存储器芯片，利用上述特征描述中任一所述的下字线驱动读辅助电路。

综上所述，本发明具有以下有益效果：

1、本发明提出的一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括字线驱动控制子模块以及字线分压子模块，其中，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。与现有的下字线驱动读辅助电路技术相比，本发明提供的技术方案利用在针对某一存储器的存储单元进行读写操作时，存储阵列中仅有一根字线有效(高电平)，而其他字线电位为低的原理，通过直接将字线分压子模块两端跨接至两个字线，从而实现拉低相应字线的功能，免去每一条字线都要接地电位的设计。通过两根字线共用一个字线分压子模块，能够在实现下字线驱动读辅助电路的功能的同时，节省器件数量、节约版图面积和简化版图布线。

2、通过调整所述字线分压子模块和/或所述第一组分压晶体管以及第二组分压晶体管的数量，满足更多档位的下字线驱动读辅助电路需求，可以提高本发明提供的下字线驱动读辅助电路的普适性。

本发明还提出一种下字线驱动读辅助电路版图设计，其与所述下字线驱动读辅助电路属于同一发明构思，因此，具有相同的有益效果。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。