阅读说明：本技术 稳压器、动态随机存取存储器、及位元线电压的稳定方法 (Voltage stabilizer, dynamic random access memory and method for stabilizing bit line voltage ) 是由 陈至仁 许庭硕 于 2018-10-26 设计创作，主要内容包括：本公开提供一种稳压电路、动态随机存取存储器、以及位元线电压的稳定方法。该稳压电路包括一分压模块、一第一稳压模块和一第二稳压模块。该分压模块经配置以产生复数个参考电压。该分压模块包括复数个电阻器和一晶体管单元。该晶体管单元耦合至复数个电阻器且经配置以互补式调整该复数个电阻器的电阻。该第一稳压模块耦合至该分压模块且经配置以产生一第一稳压。该第一稳压相同于该复数个参考电压的一中间参考电压。该第二稳压模块耦合至该分压模块且经配置以产生一第二稳压。该第二稳压相同于该复数个参考电压中的一参考电压,但不同于该中间参考电压。(The present disclosure provides a voltage stabilizing circuit, a dynamic random access memory, and a method for stabilizing a bit line voltage. The voltage stabilizing circuit comprises a voltage dividing module, a first voltage stabilizing module and a second voltage stabilizing module. The voltage divider module is configured to generate a plurality of reference voltages. The voltage division module comprises a plurality of resistors and a transistor unit. The transistor unit is coupled to a plurality of resistors and configured to complementarily adjust resistances of the plurality of resistors. The first voltage stabilization module is coupled to the voltage division module and configured to generate a first stabilized voltage. The first stable voltage is the same as an intermediate reference voltage of the plurality of reference voltages. The second voltage stabilization module is coupled to the voltage division module and configured to generate a second stabilized voltage. The second stable voltage is the same as one of the plurality of reference voltages, but different from the intermediate reference voltage.)

稳压器、动态随机存取存储器、及位元线电压的稳定方法

本公开主张2018/06/04申请的美国正式申请案第15/997,427号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开是关于一种电路、一种动态随机存取存储器(DRAM)、以及一种方法。特别是关于一种稳压电路、一种动态随机存取存储器、以及一种位元线电压的稳定方法。

背景技术

动态随机存取存储器包括一存储器阵列，该存储器阵列包括复数条位元线。当该存储器阵列读取或写入数据时，该存储器阵列电流被消耗，因而降低该复数条位元线的电压。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种稳压电路。该稳压电路包括一分压模块、一第一稳压模块和一第二稳压模块。该分压模块经配置以产生复数个参考电压。该第一稳压模块耦合至该分压模块且经配置以产生一第一稳压，其中该第一稳压相同于该复数个参考电压的一中间参考电压。该第二稳压模块耦合至该分压模块且经配置以产生一第二稳压，其中该第二稳压相同于该复数个参考电压中的一参考电压，但不同于该中间参考电压。

在本公开的一些实施例中，该稳压电路还包括一第一致能模块和一第二致能模块。该第一致能模块耦合至该第一稳压模块且经配置以产生一第一致能信号。该第二致能模块耦合至该第二稳压模块且经配置以产生一第二致能信号。

在本公开的一些实施例中，该稳压电路还包括一控制模块，耦合至该第一致能模块和该第二致能模块，其中该控制模块经配置以发送一控制信号至该第一致能模块和该第二致能模块。

在本公开的一些实施例中，该控制模块在不同条件下发送该控制信号至该第一致能模块和该第二致能模块。

在本公开的一些实施例中，该分压模块还经配置以将一存储器阵列电压转换成该复数个参考电压。在本公开的一些实施例中，该分压模块包括复数个电阻器以及一晶体管单元。该晶体管单元耦合至该复数个电阻器且经配置以互补式调整复数个电阻器的电阻。

在本公开的一些实施例中，该第一稳压模块包括一运算放大器，耦合至该分压模块，其中该运算放大器经配置以产生该第一稳压。

在本公开的一些实施例中，该第二稳压模块包括两个运算放大器，耦合至该分压模块。在本公开的一些实施例中，该两个运算放大器中的一个是经配置以产生该第二稳压。

本公开的另一实施例提供一种动态随机存取存储器(DRAM)。该DRAM包括一存储器阵列、复数条位元线以及一稳压模块。该复数条位元线位于该存储器阵列中。该稳压模块耦合至该复数条位元线。在本公开的一些实施列中，该稳压模块包括一分压模块、一第一稳压模块和一第二稳压模块。该分压模块经配置以产生复数个参考电压。该第一稳压模块耦合至该分压模块且经配置以产生一第一稳压，其中该第一稳压相同于该复数个参考电压中的一中间参考电压。该第二稳压模块耦合至该分压模块且经配置以产生一第二稳压，其中该第二稳压相同于该复数个参考电压中的一参考电压，但不同于该中间参考电压。

在本公开的一些实施例中，该DRAM还包括一第一致能模块和一第二致能模块。该第一致能模块耦合至该第一稳压模块且经配置以产生一第一致能信号。该第二致能模块耦合至该第二稳压模块且经配置以产生一第二致能信号。

在本公开的一些实施例中，该DRAM还包括一控制模块，耦合至该第一致能模块和该第二致能模块，其中该控制模块是经配置以发送一控制信号至该第一致能模块和该第二致能模块。

在本公开的一些实施例中，该控制模块在不同条件下发送该控制信号至该第一致能模块和该第二致能模块。

在本公开的一些实施例中，该分压模块还经配置以将一存储器阵列电压转换成该复数个参考电压。在本公开的一些实施例中，该分压模块包括复数个电阻器和一晶体管单元。该晶体管单元耦合至该复数个电阻器且经配置以互补式调整复数个电阻器的电阻。

在本公开的一些实施例中，该第一稳压模块包括一运算放大器，耦合至该分压模块，其中该运算放大器经配置以产生该第一稳压。

在本公开的一些实施例中，该第二稳压模块包括两个运算放大器，耦合至该分压模块。在本公开的一些实施例中，该两个运算放大器中的一个是经配置以产生该第二稳压。

本公开的另一实施例提供一种位元线电压的稳定方法。该方法包括以下步骤。产生复数个参考电压。产生一第一稳压，是相同于该复数个参考电压中的一中间参考电压。在一第一操作状态和一第二操作状态下，该第一稳压耦合一位元线电压。

在本公开的一些实施例中，借着分配一存储器阵列电压，产生该复数个参考电压。

在本公开的一些实施例中，该方法还包括一步骤：致能一第一稳压模块，经配置以产生该第一稳压。

在本公开的一些实施例中，该方法还包括以下步骤。产生一第二稳压，是相同于该复数个参考电压中的一参考电压，但不同于该中间参考电压。在该第二操作状态下，该第二稳压耦合该位元线电压。

在本公开的一些实施例中，该方法还包括一步骤：致能一第二稳压模块，经配置以产生该第二稳压。

在本公开的一些实施例中，该方法还包括一步骤：在不同条件下产生一控制信号，经配置以控制一第一致能模块和一第二致能模块。

利用上述所配置的稳压电路，降低了稳定位元线电压所需要的工作电流。此外还提高了稳压程序的效率和精度。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为方框图，例示本公开实施例的DRAM。

图2为方框图，例示本公开实施例的DRAM的稳压电路。

图3为方框图，例示本公开实施例的稳压电路的分压模块。

图4为方框图，例示本公开实施例的稳压电路的第一稳压模块。

图5为方框图，例示本公开实施例的稳压电路的第二稳压模块。

图6为方框图，例示本公开实施例的DRAM的另一稳压电路。

图7为流程图，例示本公开实施例的一种位元线电压的稳定方法。

图8为示意图，例示本公开实施例的第一稳压模块和第二稳压模块的致能状态。

图9为示意图，例示本公开实施例的位元线的电压震荡。

图10为比较稳压电路的方框图。

图11为方框图，例示比较稳压电路的分压模块。

图12为方框图，例示比较稳压电路的第一稳压模块。

图13为方框图，例示比较稳压电路的第二稳压模块。

图14为示意图，例示DRAM在包括比较稳压电路时，位元线的电压震荡。

附图标记说明：

1 稳压电路

1' 稳压电路

2 方法

9 动态随机存取存储器(DRAM)

10 输出电压

11 分压模块

11' 分压模块

12 第一稳压模块

12' 第一稳压模块

13 第一致能模块

14 第二稳压模块

14' 第二稳压模块

15 第二致能模块

16 控制模块

17 位元线预充电电压(VBLP)输出

21 步骤

22 步骤

23 步骤

91 存储器阵列

92 列解码器

93 位址缓冲器

94 感测放大器

95 输入输出(I/O)缓冲器

96 行解码器

97 指令解码器

98 字元线

99 位元线

111 电压测量单元

112 晶体管单元

111' 电压测量单元

112' 晶体管单元

121 第一运算放大器

121' 第一运算放大器

122' 第二运算放大器

141 第一运算放大器

142 第二运算放大器

141' 第三运算放大器

142' 第四运算放大器

Sc 控制信号

Se1 第一致能信号

Se2 第二致能信号

VBL 位元线电压

Vma 存储器阵列电压

VR1 参考电压

VR1' 参考电压

VR2 参考电压

VR2' 参考电压

VR3 参考电压

Vs1 第一稳压

Vs2 第二稳压

Vs1' 第一稳压

Vs2' 第二稳压

R1 晶体管

R1' 电阻

R2 晶体管

R2' 电阻

R3 晶体管

R3' 电阻

R4 晶体管

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

图1为方框图，例示本公开实施例的DRAM 9。参照图1，在一些实施例中，DRAM 9包括存储器阵列91、复数个列解码器92、位址缓冲器93、复数个感测放大器94、输入输出(I/O)缓冲器95、复数个行解码器96、指令解码器97、复数条字元线98和复数条位元线99。在一些实施例中，位址缓冲器93耦合至复数个列解码器92。在一些实施例中，复数个感测放大器94耦合至存储器阵列91。在一些实施例中，输入输出(I/O)缓冲器95耦合至复数个感测放大器94。在一些实施例中，复数个行解码器96耦合至复数个感测放大器94。在一些实施例中，指令解码器97耦合至位址缓冲器93、复数个行解码器96、复数个感测放大器94和输入输出(I/O)缓冲器95。在一些实施例中，复数条字元线98位于存储器阵列91中。在一些实施例中，复数条位元线99位于存储器阵列91中，且与复数条字元线98相交。在一些实施例中，DRAM 9包括稳压电路1，耦合至复数条位元线99。

图2为方框图，例示本公开实施例的DRAM 9的稳压电路1。参照图2，在一些实施例中，稳压电路1包括输出电压10、分压模块11、第一稳压模块12、第一致能模块13、第二稳压模块14、第二致能模块15、控制模块16和位元线预充电电压(VBLP)输出17。

参照图2，在一些实施例中，第一稳压模块12耦合至VBLP输出17且经配置以产生第一稳压(Vs1)。在一些实施例中，第二稳压模块14耦合至VBLP输出17且经配置以产生第二稳压(Vs2)。在一些实施例中，第一致能模块13耦合至第一稳压模块12且经配置以产生第一致能信号(Se1)。在一些实施例中，第二致能模块15耦合至第二稳压模块14且经配置以产生第二致能信号(Se2)。在一些实施例中，分压模块11耦合在电压输入10和第一稳压模块12之间，并耦合在电压输入10和第二稳压模块14之间。在一些实施例中，分压模块11经配置以将存储器阵列电压(Vma)分为复数个参考电压。在一些实施例中，控制模块16与第一致能模块13和第二致能模块15耦合。在一些实施例中，控制模块16经配置以产生控制信号(Sc)。

参照图2，在一些实施例中，当DRAM 9处于第一操作状态(例如待机状态)，控制模块16发送控制信号(Sc)至第一致能模块13，以控制第一致能模块13发送第一致能信号(Se1)来启动第一稳压模块12，当DRAM 9处于第二操作状态(例如读取/写入状态)，控制模块16发送控制信号(Sc)至第一致能模块13，以控制第一致能模组模块13发送第一致能信号(Se1)来启动第一稳压模块12，并发送另一控制信号(Sc)至第二致能模块15，以控制第二致能模块15发送第二致能信号(Se2)来启动第二稳压模块14。

图3为方框图，例示本公开实施例的稳压电路1的分压模块11。参照图3，在一些实施例中，分压模块11包括电压测量单元111、晶体管单元112以及复数个电阻器。在一些实施例中，电压测量单元111耦合至电压输入10且配置借着电压输入10经配置以测量存储器阵列电压(Vma)。在一些实施例中，晶体管单元112耦合在电压测量单元111和复数个电阻器之间。晶体管单元112经配置以互补式调整该复数个电阻器的电阻。在一些实施例中，分压模块11经配置以产生复数个参考电压。在一些实施例中，借着该复数个电阻器，将存储器阵列电压(Vma)转换成该复数个参考电压。在一些实施例中，该复数个电阻器的电阻皆相同，然而在其他实施例中，该复数个电阻器的电阻可以彼此不相同。

参照图3，在一些实施例中，晶体管单元112包括复数个晶体管。在一些实施例中，该复数个晶体管可以是金属氧化物半导体场效晶体管(MOSFETs)。在一些实施例中，该复数个晶体管各包括一栅极、一漏极和一源极，且当该复数个晶体管被驱动时，该复数个晶体管各具有一线性电阻，借此定义漏极-源极导通电阻。在一些实施例中，复数个晶体管的互补式电阻，可借着该复数个晶体管各自的漏极-源极导通电阻来实现。

参照图3，在一些实施例中，由于RDS被栅极至源极电压所控制，所以可通过调整栅极至源极电压来改变RDS。因此，借着由复数个晶体管在不同的栅极至源极电压可实现互补式电阻。

参照图3，在一些实施例中，分压模块11包括4个晶体管(R1、R2、R3和R4)，然而在其他实施例中，在分压模块11的晶体管数量可以有所变化。在一些实施例中，4个晶体管(R1、R2、R3和R4)将存储器阵列电压(Vma)分成三个参考电压(VR1、VR2和VR3)，然而在其他实施例中，这样的配置可以有所变化。

图4为方框图，例示本公开实施例的稳压电路1的第一稳压模块12。参照图4，在一些实施例中，第一稳压模块12包括第一运算放大器121，耦合在分压模块11(参见图3)和VBLP输出17之间，且第一运算放大器121经配置以产生第一稳压(Vs1)。在一些实施例中，第一稳压(Vs1)相同于该复数个参考电压的一中间参考电压。在一些实施例中，第一稳压(Vs1)相同于第二参考电压(VR2)。在一些实施例中，第一稳压(Vs1)借着VBLP输出17耦合至复数条位元线99(参见图1)。在一些实施例中，第一稳压模块12可以是电压随耦电路(voltage follower circuit)，然而在其他实施例中，可以随着配置而变化。

参照图4，在一些实施例中，当DRAM 9处于待机状态或读取/写入状态时，产生第一致能信号经配置以启动第一稳压模块12中的第一运算放大器121的操作。

图5为方框图，例示本公开实施例的稳压电路1的第二稳压模块14。参照图5，在一些实施例中，第二稳压模块14包括第二运算放大器141和第三运算放大器142。在一些实施例中，第二运算放大器141和第三运算放大器142耦合在分压模块11(参见图3)和VBLP输出17之间。在一些实施例中，发送第一参考电压(VR1)至第二运算放大器141，并发送第三参考电压(VR3)至第三运算放大器142，然而在其他实施例中，这样的配置可以有所变化。在一些实施例中，第二稳压模块141可通过两个电压随耦电路来实现，第二稳压模块141耦合至该两个电压随耦电路中的一个，以及第三运算放大器142耦合至两个电压随耦电路中的另一个。在其他的实施例中，该两个电压随耦电路的组合可以有所变化。在一些实施例中，第二稳压(Vs2)相同于该复数个参考电压中的最高或最低电压。在一些实施例中，第二稳压(Vs2)相同于第一参考电压(VR1)或第三参考电压(VR3)。在一些实施例中，第二稳压(Vs2)借着VBLP输出17耦合至复数条位元线99(参见图1)。

参照图5，在一些实施例中，当DRAM 9在读取/写入状态时，产生第二致能信号(Se2)来启动第二稳压模块14中的第二运算放大器141或第三运算放大器142中的操作。在一些实施例中，基于第二致能信号(Se2)，第二运算放大器141或第三运算放大器142经配置以产生第二稳压(Vs2)。

图6为方框图，例示本公开实施例的DRAM 9的另一种稳压电路100。参照图6，在一些实施例中，除了第二稳压模块14和第二致能模块15的数量外，稳压电路100实质相似于稳压电路1。在一些实施例中，图2中的稳压电路1包括一个第二稳压模块14和一个第二致能模块15，而第二致能模块15耦合至第二稳压模块14；相对地，稳压电路100包括复数个第二稳压模块14和复数个第二致能模块15，而第二致能模块15各自耦合至第二稳压模块14。

图7为流程图，例示本公开实施例的一种位元线电压(VBL)的稳定方法2。参照图7，在一些实施例中，方法2包括步骤21：产生复数个参考电压；步骤22：产生第一稳压(Vs1)，相同于该复数个参考电压中的中间参考电压；步骤23：耦合第一稳压(Vs1)与位元线电压(VBL)。

图8为示意图，例示本公开实施例的第一稳压模块12和第二稳压模块14的致能状态。参照图8，在一些实施例中，DRAM 9的操作可分为3种状态：休眠状态：DRAM 9未启动；待机状态：DRAM 9的元件被预充电至预设值；以及读取/写入状态：DRAM 9的存储器阵列91(参见图1)执行数据读取程序或数据写入程序。

参照图8，在一些实施例中，当DRAM 9处于休眠状态时，第一稳压模块12和第二稳压模块14未启动；当DRAM 9处于待机状态时，启动第一稳压模块12，经配置以对复数条位元线99产生第一稳压(Vs1)(参见图1)，使复数条位元线99的位元线电压稳定在第二参考电压，以及第二稳压模块14一样未启动；以及当DRAM 9处于读取/写入状态时，一样启动第一稳压模块12以持续产生第一稳压(Vs1)，以及启动第二稳压模块14以产生第二稳压(Vs2)，使第二稳压(Vs2)第二次地稳定复数条位元线99的位元线电压(VBL)。

参照图8，在一些实施例中，当DRAM 9处于待机状态时，复数条位元线99中的每一条位元线电压不会降低；且复数条位元线99的位元线电压(VBL)借着第一稳压(Vs1)稳定在第二参考电压(VR2)。在一些实施例中，当DRAM 9处于读取/写入状态时，因为操作存储器阵列91会消耗流进复数条位元线99的电流，所以复数条位元线99中的每一条位元线电压降低，因此导致复数条位元线99的压降；在一些实施例中，当每一条位元线99发生压降时，且每一条位元线99的位元线电压(VBL)降低至小于最小参考电压时，第二稳压(Vs2)会第二次地稳定位元线电压(VBL)。

图9为示意图，例示本公开实施例的位元线99的电压震荡。参照图9，在一些实施例中，在第一时间点(t1)前，DRAM 9处于待机状态，以及在第一时间点(t1)和第二时间点(t2)之间，DRAM 9处于读取/写入状态。在一些实施例中，当DRAM 9处于待机状态时，受到第一稳压(Vs1)的影响，每一条位元线99的位元线电压(VBL)围绕在第二参考电压(VR2)震荡。在一些实施例中，当DRAM 9处于读取/写入状态时，由于每一条位元线99的压降，每一条位元线99的位元线电压(VBL)首先降至到小于第三参考电压(VR3)，然后第二稳压(Vs2)将每一条位元线99的位元线电压(VBL)拉至到第一稳压(VR1)。在一些实施例中，当每一条位元线99发生压降时，每一条位元线99的位元线电压(VBL)将再降至到小于第三参考电压(VR3)，以及第二稳压(Vs2)再次将每一条位元线99的位元线电压(VBL)拉至第一稳压(VR1)。在一些实施例中，每一条位元线99的位元线电压(VBL)的震荡幅度在DRAM9处于读取/写入状态时大于每一条位元线99的位元线电压(VBL)的震荡幅度在DRAM 9处于待机状态时。

图10为比较稳压电路1'的方框图。参照图10，除了分压模块11'、第一稳压模块12'和第二稳压模块14'有所不同外，比较稳压电路1'实质相似于本公开中的稳压电路1。第一稳压模块12'和第二稳压模块14'耦合至VBLP输出17。第一致能模块13耦合至第一稳压模块12'。第二致能模块15耦合至第二稳压模块14'。分压模块11'耦合在电压输入10和第一稳压模块12'之间，并耦合在电压输入10和第二稳压模块14'之间。

图11为方框图，例示比较稳压电路1'的分压模块11'。参照图11，分压模块11'经配置以产生两个参考电压(VR1'和VR2')，并包括电压测量单元111'、晶体管单元112'和复数个电阻。电压测量单元111'和晶体管单元112'的配置和本公开的稳压电路1中的电压测量单元111和晶体管单元112的配置(参见图3)相似。分压模块11'包括三个电阻(R1'、R2'和R3')，借着三个电阻(R1'、R2'和R3')，以使存储器阵列电压(Vma)转换成两个参考电压(VR1'和VR2')。

图12为方框图，例示比较稳压电路1'的第一稳压模块12'。参照图12，分压模块12包括第一运算放大器121'和第二运算放大器122'，两者耦合在分压模块11'(参见图11)和VBLP输出17之间。发送第一参考电压(VR1')至第一运算放大器121'，并发送第二参考电压(VR2')至第二运算放大器122'。第一稳压模块12'可以是两个电压随耦电路，第一运算放大器121'耦合至该两个电压随耦电路中的一个，以及第二运算放大器122'耦合至该两个电压随耦电路中的另一个。第一稳压模块12'经配置以产生第一稳压(Vs1')。第一稳压(Vs1')相同于第一参考电压(VR1')或第二参考电压(VR2')。第一运算放大器121'或第二运算放大器122'中的一个，将基于第一致能模块13中的第一致能信号(Se1)，经配置以产生第一稳压(Vs1')。第一稳压(Vs1')借着VBLP输出17耦合至复数条位元线99(参见图1)。

图13为方框图，例示比较稳压电路1'的第二稳压模块14'。参照图13，第二稳压模块14'包括第三运算放大器141'和第四运算放大器142'，两者耦合在分压模块11'(参见图11)和VBLP输出17。发送第一参考电压(VR1')至第三运算放大器141'，并发送第二参考电压(VR2')至第四运算放大器142'。第二稳压模块14'可通过两个电压随耦电路来实现，第三运算放大器141'耦合至该两个电压随耦电路中的一个，以及第四运算放大器142'耦合至该两个电压随耦电路中的另一个。第二稳压模块14'经配置以产生第二稳压(Vs2')。第二稳压(Vs2')相同于第一参考电压(VR1')或第二参考电压(VR2')。第三运算放大器141'或第四运算放大器142'中的一个，将基于第二致能模块15中的第二致能信号(Se2)，经配置以产生第二稳压(Vs2')。第二稳压(Vs2')借着VBLP输出17耦合至复数条位元线99(参见图1)。

第一稳压模块12'和第二稳压模块14'彼此实质相似，主要区别在于第一稳压模块12'和第二稳压模块14'所包括复数个晶体管的基本参数。例如第一稳压模块12'中所包括的各个晶体管的栅极长度、栅极宽度和电阻不同于第二稳压模块14'中所包括的各个晶体管的栅极长度、栅极宽度和电阻。

在比较稳压电路1'的稳压期间，当DRAM 9处于待机状态时，位元线99的位元线电压(VBL)可大于第一参考电压(VR1')或小于第二参考电压(VR2')，并第一稳压(Vs1')上拉或下拉位元线99的位元线电压(VBL)以稳定位元线99的位元线电压(VBL)在第一参考电压(VR1')和第二参考电压(VR2')之间。当DRAM 9处于读取/写入状态时，且当位元线99发生压降，位元线99的位元线电压(VBL)降低至小于第二参考电压(VR2')的电压，第二参考电压(VR2')将再次地稳定位元线99的位元线电压(VBL)在第一参考电压(VR1')和第二参考电压(VR2')之间。

图14为示意图，例示DRAM 9在包括比较稳压电路1'时，位元线99的电压震荡。参照图14，当DRAM 9处于待机状态时，受到第一稳压(Vs1')的影响，每条位元线99的位元线电压(VBL)在第一参考电压(VR1')和第二参考电压(VR2')之间振荡。当DRAM 9处于读取/写入状态时，由于每条位元线99的位元线电压(VBL)的压降，位元线电压(VBL)会先降低至小于第二参考电压(VR2')，然后第二稳压(Vs2')会上拉每条位元线99的位元线电压(VBL)至第一稳压(Vs1')。当每条位元线99的位元线电压(VBL)发生另一次压降时，每条位元线99的位元线电压(VBL)将再次降低至小于第三参考电压(VR3')的电压，且第二稳压(Vs2')再次地上拉每条位元线99的位元线电压(VBL)至第一参考电压(VR1')。

在比较稳压电路1'的稳压期间，当DRAM 9处于待机状态时，位元线99的位元线电压(VBL)在第一参考电压(VR1')或在第二参考电压(VR2')之间振荡。在这样的配置中，当DRAM 9从待机状态改变至读取/写入状态且位元线99的位元线电压(VBL)发生压降时，需要大量的时间和工作电流来稳定位元线99的位元线电压(VBL)。相反地，本公开中的稳压电路1在稳压期间，当DRAM 9处于待机状态时，因为位元线99的位元线电压(VBL)围绕在第二参考电压(VR2)振荡，所以位元线99的位元线电压(VBL)的震荡幅度很小。另外，当DRAM 9从待机状态改变至读取/写入状态且位元线99的位元线电压(VBL)发生压降时，就可以只需要较少的时间和少量的工作电流来稳定位元线99的位元线电压(VBL)。因此，在本公开中的稳压电路1的稳压过程比起比较结构之下，具有更高稳定精度和更佳效率。

本公开的一实施例提供一种稳压电路。该稳压电路包括一分压模块、一第一稳压模块和一第二稳压模块。该分压模块经配置以产生复数个参考电压。该第一稳压模块耦合至该分压模块且经配置以产生一第一稳压，其中该第一稳压相同于该复数个参考电压的一中间参考电压。该第二稳压模块耦合至该分压模块且经配置以产生一第二稳压，其中该第二稳压相同于该复数个参考电压中的一参考电压，但不同于该中间参考电压。

本公开的一实施例提供一种动态随机存取存储器(DRAM)。该DRAM包括一存储器阵列、复数条位元线以及一稳压模块。该复数条位元线位于该存储器阵列中。该稳压模块耦合至该复数条位元线。在一些实施列中，该稳压模块包括一分压模块、一第一稳压模块和一第二稳压模块。该分压模块经配置以产生复数个参考电压。该第一稳压模块耦合至该分压模块且经配置以产生一第一稳压，其中该第一稳压相同于该复数个参考电压中的一中间参考电压。该第二稳压模块耦合至该分压模块且经配置以产生一第二稳压，其中该第二稳压相同于该复数个参考电压中的一参考电压，但不同于该中间参考电压。

本公开的一实施例提供一种位元线电压的稳定方法。该方法包括以下步骤。产生复数个参考电压。产生一第一稳压，是相同于该复数个参考电压中的一中间参考电压。在一第一操作状态和一第二操作状态下，该第一稳压耦合一位元线电压。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。