具体实施方式

下面参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式体现，因此不应被解释为限于本文中所述的实施例。相反，提供这些实施例是为了使本公开充分和完整，并向本领域技术人员充分传达本发明的范围。在整篇公开内容中，遍及本发明的各个附图和实施例中的相同附图标记指代相同部件。需要注意的是，引用“一个实施例”、“另一实施例”等并不一定意味着只有一个实施例，并且对任何此类词组的不同引用并不一定是指相同的实施例。

将理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但这些元件并不受这些术语的限制。这些术语用于将一个元件与另一个具有相同或相似名称的元件区分开。因此，在一个实例中的第一元件可以在另一个实例中被称为第二元件或第三元件，而不表示元件本身的任何变化。

还将理解的是：当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一个元件上、直接连接到或耦接到另一个元件上，或者可以存在一个或多个介于中间的元件。此外，还将理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个介于中间的元件。两个元件之间的通信，无论直接或间接地连接/耦接，都可以是有线或无线的，除非另有说明或上下文另有指示。

如本文所使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另有明确的指示。

还将理解的是：本说明书中使用的术语“包括”、“包含”指明存在所说明的元件，并且不排除存在或添加一个或多个其他元件。如本文中所使用的，术语“和/或”包括一个或多个相关列项的任意组合和所有组合。

下面，参考附图详细描述本发明的各种实施例。

通常，在存储单元区域和位线感测放大器中使用低于外部电压(即，电源电压)的内部电压(即，核心电压)，以降低功耗，从而改善DRAM器件的可靠性。然而，这种方式的局限性在于：感测从存储单元流过的极少量电荷并将感测到的电荷转换为互补金属氧化物半导体(CMOS)电平需要太多时间。

为了解决该局限性，已经提出了一种过驱动方法。根据该过驱动方法，位线感测放大器在位线感测操作的初始操作中以外部源电压(VDD)电平工作，然后以核心电压(VCORE)电平工作。

图1是示出针对使用过驱动方法的位线感测操作的半导体存储器件10的配置的视图。

参考图1，半导体存储器件10包括核心区域22和外围区域24。

核心区域22可以被定义为存储体区域。在核心区域22中，可以设置构成该存储体的多个单元区块区域MA0至MAn。在多个单元区块区域MA0至MAn的每个中，设置有存储单元阵列(即，单元区块)MAT#(其中#是0至n的整数)、字线驱动电路SWD、感测放大电路BLSA和子孔区域S/H。单元区块MAT#可以包括多个存储单元(图2的MC)，该多个存储单元位于多个字线(图2的WL)和多个位线(图2的BL)的交叉处，并布置形成阵列。字线驱动电路SWD可以驱动多个字线WL。感测放大电路BLSA可以感测并放大多个位线BL的数据。子孔区域S/H可以是字线驱动电路SWD和感测放大电路BLSA之间的交叉区域。

在使用过驱动方法的位线感测操作中，将用于产生和供应核心电压VCORE的核心电压供应电路25设置在外围区域24中。更具体地，核心电压供应电路25可以包括主驱动器25M以及多个从驱动器25S_0至25S_n。主驱动器25M可以通过将核心电压VCORE与参考电压VREF进行比较来产生初步驱动信号P_DRV。从驱动器25S_0至25S_n可以通过存储体内的电力网(power mesh)将核心电压VCORE输送至单元区块区域MA0至MAn。通过示例的方式，描述了其中从驱动器25S_0至25S_n分别对应于单元区块区域MA0至MAn的布置。然而，本发明并不限于这种布置；在另一个实施例中，一个以上的从驱动器可以对应于一个单元区块区域。

图2是示出图1中所示的半导体存储器件10的详细电路图。在图2中，主驱动器25M和从驱动器25S_0至25S_n可以设置在外围区域24中。

参考图2，主驱动器25M可以包括反馈电路32、比较器34和第一中继器RP1。反馈电路32可以在核心电压节点ND_V处输出反馈电压VFB，该反馈电压是核心电压VCORE的某百分比或分数。反馈电路32可以被配置成使VFB/VCORE符合一定的比率。比较器34可以将反馈电压VFB与参考电压VREF进行比较。第一中继器RP1可以通过重复(即，缓冲)比较器34的输出来输出初步驱动信号P_DRV。

反馈电路32可以包括串联耦接在核心电压节点ND_V与接地电压(VSS)端子之间的第一有源电阻器R1和第二有源电阻器R2。第一有源电阻器R1和第二有源电阻器R2中的每个可以由其栅极和漏极耦接的二极管连接式晶体管组成，并分别具有第一电阻和第二电阻。反馈电压VFB的电平可以由第一电阻和第二电阻的比值决定。比较器34可以用运算放大器(OP-AMP)来实施。运算放大器可以包括低压降(LDO)调节器。比较器34可以接收源电压VDD和接地电压VSS作为操作/驱动电压。比较器34可以通过将反馈电压VFB与参考电压VREF进行比较来输出在源电压(VDD)电平和接地电压(VSS)电平之间摆动的信号。第一中继器RP1可以接收源电压VDD和接地电压VSS作为操作/驱动电压。第一中继器RP1可以通过缓冲从比较器34输出的信号来输出在源电压(VDD)电平与接地电压(VSS)电平之间摆动的初步驱动信号P_DRV。优选地，第一中继器RP1可以包括偶数个反相器。

从驱动器25S_0至25S_n可以分别对应于单元区块MAT0至MATn。例如，第一从驱动器25S_0可以包括第二中继器RP2和第一上拉驱动器(pull-up driver)PU_D1。第二中继器RP2可以接收源电压VDD和接地电压VSS作为操作/驱动电压。第二中继器RP2可以通过缓冲初步驱动信号P_DRV来输出在源电压(VDD)电平与接地电压(VSS)电平之间摆动的主驱动信号M_DRV。优选地，第二中继器RP2可以包括偶数个反相器。第一上拉驱动器PU_D1可以对应于第一单元区块MAT0，并被耦接在源电压(VDD)端子与核心电压节点ND_V之间，以通过其栅极接收主驱动信号M_DRV。优选地，第一上拉驱动器PU_D1可以采用PMOS晶体管实施。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置有上拉控制电路52和54以及下拉控制电路56。上拉控制电路52和54可以将核心电压VCORE或源电压VDD提供给感测放大电路BLSA的上拉电源线RTO。下拉控制电路56可以将接地电压VSS提供给感测放大电路BLSA的下拉电源线SB。

上拉控制电路52和54可以包括正常驱动电路52和过驱动电路54。过驱动电路54可以根据对应的区块选择信号MSEL#(#为0至n的整数)和第一上拉驱动信号SAP1而将源电压VDD提供给上拉电源线RTO。正常驱动电路52可以根据对应的区块选择信号MSEL#和第二上拉驱动信号SAP2而将核心电压VCORE提供给上拉电源线RTO。当通过对行地址进行解码而选择并产生对应的单元区块时，对应的区块选择信号MSEL#被激活。例如，当用于选择第一单元区块MAT0的行地址被输入时，第一区块选择信号MSEL0被激活。第一上拉驱动信号SAP1可以在位线感测操作的初始区段期间被激活。第二上拉驱动信号SAP2可以在去激活第一上拉驱动信号SAP1时被激活，而在完成位线感测操作时被去激活。

例如，正常驱动电路52可以包括第一电平转换器LS1、第三中继器RP3和第二上拉驱动器PU_D2。当第一区块选择信号MSEL0被激活时，第一电平转换器LS1可以将第二上拉驱动信号SAP2的电平转换成上拉驱动电压(VSAP)电平。也就是说，第一电平转换器LS1可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的第二上拉驱动信号SAP2转换成在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。优选地，上拉驱动电压VSAP的电平可以大于源电压(VDD)电平，以完全导通第二上拉驱动器PU_D2的栅极。第三中继器RP3可以缓冲第一电平转换器LS1的输出信号。第三中继器RP3可以接收上拉驱动电压VSAP和接地电压VSS作为操作/驱动电压。第三中继器RP3可以通过缓冲第一电平转换器LS1的输出信号来输出在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。优选地，第三中继器RP3可以包括偶数个反相器。第二上拉驱动器PU_D2可以耦接在核心电压节点ND_V与上拉电源线RTO之间，以根据第三中继器RP3的输出信号而用核心电压节点ND_V的核心电压VCORE来驱动上拉电源线RTO。

例如，过驱动电路54可以包括第二电平转换器LS2、第四中继器RP4和第三上拉驱动器PU_D3。当第一区块选择信号MSEL0被激活时，第二电平转换器LS2可以将第一上拉驱动信号SAP1的电平转换成上拉驱动电压(VSAP)电平。也就是说，第二电平转换器LS2可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的第一上拉驱动信号SAP1转换为在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。第四中继器RP4可以缓冲第二电平转换器LS2的输出信号。第四中继器RP4可以接收上拉驱动电压VSAP和接地电压VSS作为操作/驱动电压。第四中继器RP4可以通过缓冲第二电平转换器LS2的输出信号来输出在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。优选地，第四中继器RP4可以包括偶数个反相器。第三上拉驱动器PU_D3可以耦接在源电压(VDD)端子与上拉电源线RTO之间，以根据第四中继器RP4的输出信号而用源电压VDD来驱动上拉电源线RTO。优选地，第二上拉驱动器PU_D2和第三上拉驱动器PU_D3可以采用NMOS晶体管实现。

下拉控制电路56可以根据下拉驱动信号SAN而将接地电压VSS提供给下拉电源线SB。下拉驱动信号SAN可以在位线感测操作期间被激活。下拉控制电路56可以包括下拉驱动器PD_D1，该下拉驱动器PD_D1耦接在下拉电源线SB与接地电压(VSS)端子之间，以根据下拉驱动信号SAN而用接地电压VSS来驱动下拉电源线SB。优选地，下拉驱动器PD_D1可以采用NMOS晶体管实现。

在单元区块区域MA0至Man的每个中的子孔区域S/H中，可以设置有预充电电路58。预充电电路58可以在预充电操作期间对上拉电源线RTO和下拉电源线SB进行预充电。预充电电路58可以根据位线均衡信号BLEQ而用预充电电压VBLP对上拉电源线RTO和下拉电源线SB进行预充电。因此，在一个实施例中，位线BL和取反位线(bit line bar)BLB被均衡化以共享电荷。位线均衡信号BLEQ在预充电操作期间被激活，而在位线感测操作期间被去激活至逻辑低电平。预充电电压VBLP的电平可以是核心电压VCORE的电平的一半。在位线BL与取反位线BLB之间的电荷共享之后的位线感测操作期间，感测放大电路BLSA可以感测并放大位线BL与取反位线BLB之间的电压差。

具体而言，预充电电路58可以包括第一晶体管MN1至第三晶体管MN3。第一晶体管MN1可以耦接在上拉电源线RTO与下拉电源线SB之间，并且响应于位线均衡信号BLEQ而被导通。第二晶体管MN2和第三晶体管MN3可以串联耦接在上拉电源线RTO与下拉电源线SB之间，并且响应于位线均衡信号BLEQ而被导通。预充电电压VBLP可以被施加到第二晶体管MN2与第三晶体管MN3的公共源。

单元区块MAT0至MATn可以包括位于多个字线WL与多个位线BL/BLB的交叉处的多个存储单元MC。感测放大电路BLSA可以感测并放大在位线BL与取反位线BLB之间的电压差。在读取操作期间，位线BL和取反位线BLB的数据可以根据列选择信号YI而被传输到输入/输出线LIO和LIOB。在写入操作期间，输入/输出线LIO和LIOB的数据可以根据列选择信号YI而被传输到位线BL和取反位线BLB。

下面，参考图1至图3来说明半导体存储器件10的操作。

图3是示出图1中所示的半导体存储器件10的位线感测操作的波形图。

参考图3，在位线感测操作之前，位线均衡信号BLEQ被激活成逻辑高电平。根据位线均衡信号BLEQ，预充电电路58的第一晶体管MN1至第三晶体管MN3被导通，使位线BL和取反位线BLB被预充电至预充电电压VBLP。

在位线感测操作的初始区段期间，第一上拉驱动信号SAP1和下拉驱动信号SAN被激活。过驱动电路54根据对应的区块选择信号MSEL#和第一上拉驱动信号SAP1而将源电压VDD提供给上拉电源线RTO。下拉控制电路56根据下拉驱动信号SAN而将接地电压VSS提供给下拉电源线SB。相应地，感测放大电路BLSA可以通过感测和放大位线BL与取反位线BLB之间的、在源电压(VDD)电平与接地电压(VSS)电平之间的电压差来执行过驱动操作。

此后，第一上拉驱动信号SAP1被去激活，以及因此第二上拉驱动信号SAP2被激活。正常驱动电路52根据对应的区块选择信号MSEL#和第二上拉驱动信号SAP2而将核心电压VCORE提供给上拉电源线RTO。下拉控制电路56根据下拉驱动信号SAN而将接地电压VSS提供给下拉电源线SB。相应地，感测放大电路BLSA可以通过感测并放大位线BL与取反位线BLB之间的、在核心电压(VCORE)电平与接地电压(VSS)电平之间的电压差来执行正常驱动操作。

主驱动器25M产生在核心电压节点ND_V的核心电压VCORE达到目标电平时被去激活的初步驱动信号P_DRV，以维持上拉电源线RTO在核心电压(VCORE)电平。

如上所述，通过执行过驱动操作，可以改善表示从行地址的输入到列地址的输入的延迟时间的参数tRCD(行地址到列地址延迟)的特性。在较高电压环境(HVDD)下，由于在过驱动操作期间形成的高电压电平(即，由于大量电荷)，流入核心电压(VCORE)端子(即，核心电压节点ND_V)的电流量可能会在从过驱动操作转换到正常驱动操作时突然增大。另一方面，在低电压环境(LVDD)下，由于在过驱动操作期间形成的电压斜率较低，对于上拉电源线RTO上的电压变成核心电压(VCORE)电平需要很长时间，这可能会使tRCD特性劣化。另外，设置在半导体存储器件10的核心区域22的过驱动电路54应被供应来自外围区域24的核心电压VCORE和外部源电压VDD，因此可以在存储体内提供针对核心电压VCORE的电力网。因此，在半导体存储器件10中用于过驱动操作的驱动电路需要大量的区域和复杂的布线，这可能会降低净裸片效率和良率。

下面，对将核心电压供给电路放置在核心区域的方法进行说明。根据本发明的一个实施例，提出了一种在改善性能的同时更有效地利用核心区域的方法，而不引入过驱动方法。

图4是示出根据本发明的第一实施例的半导体存储器件100的配置的视图。

参考图4，半导体存储器件100包括核心区域110和外围区域120。

在核心区域110中，可以设置多个单元区块区域MA0至MAn和核心电压供应电路112。由于单元区块区域MA0至MAn的配置与图1的单元区块区域MA0至MAn的配置基本相同，因此在此省略其详细描述。

核心电压供应电路112可以包括主驱动器112M和多个从驱动器112S_0至112S_n。主驱动器112M可以通过将核心电压VCORE_L与参考电压VREF进行比较来产生初步驱动信号P_DRV。从驱动器112S_0至112S_n可以通过存储体内的电力网将核心电压VCORE_L输送至单元区块区域MA0至MAn。

作为参考，图1的半导体存储器件10不仅接收源电压VDD，还接收来自外围区域24的核心电压VCORE。相反，图4的半导体存储器件100仅接收来自外围区域120的源电压VDD。因此，通过去除不必要的布线/互连件，可以改善净裸片效率和良率。

图5是示出图4中所示的半导体存储器件100的详细电路图。

参考图5，主驱动器120M可以包括反馈电路132、比较器134和第一中继器RP5。反馈电路132可以在核心电压节点ND_V处输出反馈电压VFB，该反馈电压是核心电压VCORE_L的百分比。反馈电路132可以被配置成使VFB/VCORE符合一定的比率。比较器134可以将反馈电压VFB与参考电压VREF进行比较。第一中继器RP5可以通过重复(即，缓冲)比较器134的输出来输出初步驱动信号P_DRV。从驱动器112S_0至112S_n可以分别对应于单元区块区域MA0至MAn。例如，第一从驱动器112S_0可以包括第二中继器RP6和第一上拉驱动器PU_D4。第二中继器RP6可以通过缓冲初步驱动信号P_DRV来输出主驱动信号M_DRV。第一上拉驱动器PU_D4可以耦接在源电压(VDD)端子与核心电压节点ND_V之间，以通过其栅极接收主驱动信号M_DRV。除了主驱动器112M和从驱动器112S_0至112S_n设置在核心区域110中以外，主驱动器112M和从驱动器112S_0至112S_n的配置与图2的主驱动器25M和从驱动器25S_0至25S_n的配置基本相同。因此，在此省略对配置的详细描述。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置上拉控制电路152和下拉控制电路154。上拉控制电路152可以将核心电压VCORE_L提供给感测放大电路BLSA的上拉电源线RTO。下拉控制电路154可以将接地电压VSS提供给感测放大电路BLSA的下拉电源线SB。

上拉控制电路152可以根据对应的区块选择信号MSEL#和上拉驱动信号SAP而向上拉电源线RTO提供核心电压VCORE_L。上拉驱动信号SAP可以在位线感测操作期间被激活。上拉控制电路152可以对应于图2的上拉控制电路的正常驱动电路52，而不是过驱动电路54。上拉控制电路152可以包括电平转换器LS3、第三中继器RP7和第二上拉驱动器PU_D5。当第一区块选择信号MSEL0被激活时，电平转换器LS3可以将上拉驱动信号SAP的电平转换到上拉驱动电压(VSAP)电平。也就是说，电平转换器LS3可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的上拉驱动信号SAP转换为在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。第三中继器RP7可以缓冲电平转换器LS3的输出信号，以通过缓冲电平转换器LS3的输出信号来输出在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。优选地，第三中继器RP7可以包括偶数个反相器。第二上拉驱动器PU_D5可以耦接在核心电压节点ND_V与上拉电源线RTO之间，以根据第三中继器RP7的输出信号而用核心电压节点ND_V的核心电压VCORE_L驱动上拉电源线RTO。优选地，第二上拉驱动器PU_D5可以采用NMOS晶体管实现。

下拉控制电路154可以根据下拉驱动信号SAN而向下拉电源线SB提供接地电压VSS。下拉驱动信号SAN可以在位线感测操作期间被激活。下拉控制电路154可以包括下拉驱动器PD_D2，该下拉驱动器PD_D2耦接在下拉电源线SB与接地电压(VSS)端子之间，以根据下拉驱动信号SAN而用接地电压VSS驱动下拉电源线SB。优选地，下拉驱动器PD_D2可以采用NMOS晶体管实现。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置预充电电路156。预充电电路156可以在预充电操作期间对上拉电源线RTO和下拉电源线SB进行预充电。由于预充电电路156的配置可以与图2的预充电电路58的配置基本相同，因此在此省略其详细描述。单元区块MAT0至MATn可以包括位于多个字线WL和多个位线BL/BLB的交叉处的多个存储单元MC。感测放大电路BLSA可以感测并放大位线BL与取反位线BLB之间的电压差。由于单元区块MAT0至MATn和感测放大电路BLSA的配置可以与图2的单元区块MAT0至MATn和感测放大电路BLSA的配置基本相同，因此在此省略其详细描述。

下面，参考图4至图6，对半导体存储器件100的操作进行说明。

图6是示出图4中所示的半导体存储器件100的位线感测操作的波形图。

参考图6，在位线感测操作之前，根据被激活至逻辑高电平的位线均衡信号BLEQ，预充电电路156被导通，使得位线BL和取反位线BLB被预充电至预充电电压VBLP。

在位线感测操作期间，上拉驱动信号SAP和下拉驱动信号SAN被激活。上拉控制电路152根据对应的区块选择信号MSEL#和上拉驱动信号SAP而向上拉电源线RTO提供核心电压VCORE_L。下拉控制电路154根据下拉驱动信号SAN而向下拉电源线SB提供接地电压VSS。相应地，感测放大电路BLSA可以通过感测并放大位线BL与取反位线BLB之间的、在核心电压(VCORE_L)电平与接地电压(VSS)电平之间的电压差来执行正常驱动操作。主驱动器112M产生在核心电压节点ND_V的核心电压VCORE_L达到目标电平时被去激活的初步驱动信号P_DRV，以维持上拉电源线RTO在核心电压(VCORE_L)电平。

如上所述，通过将核心电压供应电路112设置在核心区域110中，而不是在外围区域120中，感测放大电路BLSA可以使用从更邻近设置的核心电压供应电路112提供的本地/内部核心电压VCORE_L来执行位线感测操作。因此，即使不进行过驱动操作，也可以稳定地工作，同时能够改善性能。此外，由于核心区域110的配置只接收来自外围区域120的外部源电压VDD，因此可以去除不必要的布线/互连件，以改善净裸片效率和良率。

在较高电压环境(HVDD)下，由于省略了过驱动操作，因此可以解决流入核心电压(VCORE)端子(即，核心电压节点ND_V)的电流量可能突然增大(参见图3)的问题。另一方面，在较低电压环境(LVDD)下，由于鉴于核心区域110的电阻是由第一上拉驱动器PU_D4和第二上拉驱动器PU_D5的叠层结构的通道电阻形成的，因此可能会使上拉电源线RTO的电压发展降级。结果，当在位线感测操作期间发生电压下降时，该叠层结构的通道电阻增大了下降量，并且对于上拉电源线RTO的电压达到核心电压(VCORE_L)电平需要很长时间，从而使tRCD特性进一步恶化。

图7是示出根据本发明的第二实施例的半导体存储器件200的配置的视图。

参考图7，半导体存储器件200包括核心区域210和外围区域220。

在核心区域210中，可以设置多个单元区块区域MA0至MAn和核心电压供应电路212。核心电压供应电路212可以包括主驱动器212M。主驱动器212M可以通过将核心电压VCORE_L与参考电压VREF进行比较来产生初步驱动信号P_DRV。在下文中，根据本发明的第二实施例的主驱动器212M可以被定义为公共驱动器212M。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置多个单独驱动器214_0至214_n。单独驱动器214_0至214_n可以分别对应于单元区块区域MA0至MAn。根据第二实施例，可以通过合并/集成图1或图4的多个从驱动器和图1或图4的子孔区域S/H中的上拉控制电路的上拉驱动器来配置单独驱动器214_0至214_n。单独驱动器214_0至214_n可以根据初步驱动信号P_DRV而向单元区块MAT0至MATn中对应的一个单元区块的感测放大电路BLSA提供核心电压VCORE_L。

图8是示出图7中所示的半导体存储器件200的详细电路图。

参考图8，公共驱动器212M可以根据第一节点ND_V1处的电压来产生初步驱动信号P_DRV。公共驱动器212M可以包括反馈电路232、比较器234和第一中继器RP8。反馈电路232可以通过将第一节点ND_V1处的电压以一定比例进行分压来输出反馈电压VFB。比较器234可以将反馈电压VFB与参考电压VREF进行比较。第一中继器RP8可以通过重复(即，缓冲)比较器234的输出来输出初步驱动信号P_DRV。反馈电路232可以包括串联耦接在第一节点ND_V1与接地电压(VSS)端子之间的第一有源电阻器R3和第二有源电阻器R4。第一有源电阻器R3和第二有源电阻器R4中的每个可以由其栅极和漏极耦接的二极管连接式晶体管组成，并分别具有第一电阻和第二电阻。反馈电压VFB的电平可以由第一电阻和第二电阻的比值决定。由于公共驱动器212M的配置可以与图5的配置基本相同，因此在此省略其详细描述。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置多个单独驱动器214_0至214_n。单独驱动器214_0至214_n可以根据初步驱动信号P_DRV而向对应的单元区块的感测放大电路BLSA提供核心电压VCORE_L。例如，第一单独驱动器214_0可以包括电平转换电路252、上拉驱动器PU_D6和开关SW0。当第一区块选择信号MSEL0和上拉驱动信号SAP被激活时，电平转换电路252可以通过转换或转变初步驱动信号P_DRV的电平来输出主驱动信号M_DRV。也就是说，电平转换电路252可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的初步驱动信号P_DRV转换成在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的主驱动信号M_DRV。上拉驱动器PU_D6可以耦接在源电压(VDD)端子与第二节点ND_V2之间，以通过其栅极接收主驱动信号M_DRV。优选地，上拉驱动器PU_D6可以用NMOS晶体管实现。当第一区块选择信号MSEL0和上拉驱动信号SAP被激活时，开关SW0可以将第一节点ND_V1耦接到第二节点ND_V2。第二节点ND_V2可以耦接到上拉电源线RTO。第一单独驱动器214_0还可以包括下拉驱动器PD_D3，其用于根据下拉驱动信号SAN而用接地电压VSS来驱动下拉电源线SB。

在图8中，附图标记SAP_MSEL#(其中#是0到n的整数)表示在激活对应的区块选择信号MSEL#和上拉驱动信号SAP时被激活到逻辑高电平的信号。根据一个实施例，可以提供用于对相应的区块选择信号MSEL#和上拉驱动信号SAP执行逻辑与运算的逻辑门。

具体而言，电平转换电路252可以包括逻辑电路LG1、电平转换器LS4和第二中继器RP9。逻辑电路LG1可以对信号SAP_MSEL0和初步驱动信号P_DRV执行逻辑与运算。电平转换器LS4可以将逻辑电路LG1的输出信号的电平转换成上拉驱动电压(VSAP)电平。电平转换器LS4可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的逻辑电路LG1的输出信号转换成在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的输出信号。第二中继器RP9可以缓冲电平转换器LS4的输出信号，以输出主驱动信号M_DRV。第二中继器RP9可以接收上拉驱动电压VSAP和接地电压VSS作为操作/驱动电压。第二中继器RP9可以通过缓冲电平转换器LS4的输出信号来输出在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的主驱动信号M_DRV。优选地，第二中继器RP9可以包括偶数个反相器。

图8示出了用第一与非门ND1和第一反相器INV1实现的逻辑电路LG1，该第一与非门ND1用于对信号SAP_MSEL0和初步驱动信号P_DRV执行与非运算，第一反相器INV1用于对第一与非门ND1的输出进行反相。然而，本发明并不限于这种配置；在另一个实施例中，逻辑电路LG1可以用执行与运算的各种类型的逻辑门中的任何一种来实现。

预充电电路256、多个单元区块MAT0至MATn、以及感测放大电路BLSA的配置可以与图1的配置基本相同；因此，在此省略其详细描述。

下面，参考图7至图9，对半导体存储器件200的操作进行说明。

图9是示出图7中所示的半导体存储器件200的位线感测操作的波形图。

参考图9，在位线感测操作之前，根据被激活到逻辑高电平的位线均衡信号BLEQ，预充电电路256被导通，使得位线BL和取反位线BLB被预充电到预充电电压VBLP。

在位线感测操作期间，上拉驱动信号SAP和下拉驱动信号SAN被激活。假设输入用于选择第一单元区块MAT0的行地址，因此第一区块选择信号MSEL0被激活。根据第一区块选择信号MSEL0，第一单独驱动器214_0的电平转换电路252通过转换或转变初步驱动信号P_DRV的电平来输出主驱动信号M_DRV。上拉驱动器PU_D6根据主驱动信号M_DRV而用源电压VDD驱动第二节点ND_V2。下拉驱动器PD_D3根据下拉驱动信号SAN而用接地电压VSS驱动下拉电源线SB。相应地，感测放大电路BLSA可以通过感测并放大位线BL与取反位线BLB之间的、在核心电压(VCORE_L)电平与接地电压(VSS)电平之间的电压差来执行正常驱动操作。主驱动器112M产生在核心电压节点ND_V的核心电压VCORE_L达到目标电平时被去激活的初步驱动信号P_DRV，以维持上拉电源线RTO在核心电压(VCORE_L)电平。

开关SW0被接通，以使第一节点ND_V1耦接到第二节点ND_V2。相应地，公共驱动器212M通过将从第一单独驱动器214_0反馈的核心电压VCORE_L与参考电压VREF进行比较来产生初步驱动信号P_DRV。公共驱动器212M可以在第二节点ND_V2的核心电压VCORE_L达到目标电平时使初步驱动信号P_DRV去激活，以维持上拉电源线RTO在核心电压(VCORE_L)电平。结果，上拉驱动器PU_D6根据主驱动信号M_DRV而用核心电压VCORE_L驱动第二节点ND_V2(即，上拉电源线RTO)。相应地，可以执行第一单元区块MAT0的位线感测操作。

在较高电压环境(HVDD)下，由于省略了过驱动操作，因此可以解决流入核心电压(VCORE)端子(即，第二节点ND_V2)的电流量可能突然增大(参见图3)的问题。在较低电压环境(LVDD)下，由于考虑到核心区域210的电阻是仅由上拉驱动器PU_D6的通道电阻形成的，因此，可以在不降级的情况下进行上拉电源线RTO的电压发展。结果，在不使tRCD特性劣化的情况下，可以执行位线感测操作。

图10是示出根据本发明的另一实施例的图7中所示的半导体存储器件300的详细电路图。

参考图10，公共驱动器212M可以根据第一节点ND_V1处的电压来产生初步驱动信号P_DRV。公共驱动器212M可以包括反馈电路332、比较器334、第一中继器RP10和第一电平转换器LS5。第一电平转换器LS5可以将第一中继器RP10的输出信号的电平转换到上拉驱动电压(VSAP)电平，以输出初步驱动信号P_DRV。第一电平转换器LS5可以将在源电压(VDD)电平与接地电压(VSS)电平之间摆动的输出信号转换为在上拉驱动电压(VSAP)电平与接地电压(VSS)电平之间摆动的初步驱动信号P_DRV。

在单元区块区域MA0至MAn的每个中的子孔区域S/H中，可以设置多个单独驱动器214_0至214_n。单独驱动器214_0至214_n可以根据初步驱动信号P_DRV而将核心电压VCORE_L提供给单元区块MAT0至MATn中对应的一个单元区块的感测放大电路BLSA。例如，第一单独驱动器214_0可以包括电平转换电路352、上拉驱动器PU_D7和开关SW10。当第一区块选择信号MSEL0和上拉驱动信号SAP被激活时，电平转换电路352可以通过转换或转变源电压(VDD)电平来输出控制信号CTRL0。电平转换电路352可以基于控制信号CTRL0和初步驱动信号P_DRV来输出主驱动信号M_DRV。上拉驱动器PU_D7可以耦接在源电压(VDD)端子与第二节点ND_V2之间，以通过其栅极接收主驱动信号M_DRV。开关SW10可以根据控制信号CTRL0而将第一节点ND_V1耦接到第二节点ND_V2。第二节点ND_V2可以耦接到上拉电源线RTO。第一单独驱动器214_0还可以包括下拉驱动器PD_D4，其用于根据下拉驱动信号SAN而用接地电压VSS驱动下拉电源线SB。

具体而言，电平转换电路352可以包括第二电平转换器LS6、逻辑电路LG2和第二中继器RP11。当第一区块选择信号MSEL0和上拉驱动信号SAP被激活时，第二电平转换器LS6可以转换源电压(VDD)电平作为控制信号CTRL0。作为参考，在图10中，附图标记SAP_MSEL#(其中#是0至n的整数)表示在激活相应的区块选择信号MSEL#和上拉驱动信号SAP时被激活为逻辑高电平的信号。根据一个实施例，可以提供用于对相应的区块选择信号MSEL#和上拉驱动信号SAP执行逻辑与运算的逻辑门。逻辑电路LG2可以对控制信号CTRL0和初步驱动信号P_DRV执行逻辑与运算。第二中继器RP11可以缓冲逻辑电路LG2的输出信号，以输出主驱动信号M_DRV。优选地，第二中继器RP11可以包括偶数个反相器。

图10示出了用第二与非门ND2和第二反相器INV2实现的逻辑电路LG2，第二与非门ND2用于对控制信号CTRL0和初步驱动信号P_DRV执行与非运算，第二反相器INV2用于对第二与非门ND2的输出进行反相。然而，本发明并不限于这种配置；逻辑电路LG2可以用执行与运算的各种类型的逻辑门中的任何一种来实现。

预充电电路356、多个单元区块MAT0至MATn以及感测放大电路BLSA的配置可以与图1的那些器件的配置基本相同；因此，在此省略其详细描述。

作为参考，在图8的半导体存储器件200中电平转换器LS4设置在逻辑电路LG1之后(即，下游)，但是在图10的半导体存储器件300中第一电平转换器LS5和第二电平转换器LS6设置在逻辑电路LG2之前。由于半导体存储器件300的操作可以与半导体存储器件200的操作基本相同，因此在此省略其详细描述。

在上述实施例中，单独驱动器214_0至214_n设置在单元区块区域MA0至MAn的每个中的子孔区域S/H中。然而，本发明并不限于此配置；在另一个实施例中，单独驱动器214_0至214_n可以设置在单元区块区域MA0至MAn的每个中的BLSA区域中，或者可以分布并设置在X孔区域中。此外，在上述实施例中，单独驱动器214_0至214_n中的每个都包括电平转换电路252或352、上拉驱动器PU_D6或PU_D7、下拉驱动器PD_D3或PD_D4以及开关SW0或SW10。然而，本发明不限于这种配置。根据一个实施例，单独驱动器214_0至214_n中的每个可以包括电平转换电路、上拉驱动器和下拉驱动器，而开关可以与单独驱动器214_0至214_n分开设置。

如上所述，根据本发明的实施例，通过将核心电压供应电路212配置在核心区域210中，而不是在外围区域220中，感测放大电路BLSA可以利用从更邻近设置的核心电压供应电路212提供的本地/内部核心电压VCORE_L来执行位线感测操作。因此，即使不进行过驱动操作，也可以稳定地工作，同时能够改善性能。此外，由于核心区域210的配置只接收来自外围区域220的外部源电压VDD，因此可以去除不必要的布线/互连件，从而改善净裸片效率和良率。

此外，根据本发明的实施例，主驱动器212M和单独驱动器214_0至214_n设置在核心区域210中，具体地，单独驱动器214_0至214_n设置在单元区块区域MA0至MAn的每个中的子孔区域S/H中。也就是说，半导体存储器件200和300可以使用通过合并/集成多个从驱动器(即，用于核心电压VCORE的驱动器)和上拉驱动器(即，用于上拉电源线RTO的上拉电压的驱动器)而配置成的单独驱动器214_0至214_n来执行位线感测操作。相应地，这可以改善速度参数的tRCD特性，同时使核心区域210最小化。

应当注意的是，虽然已经结合其实施例描述了本发明的技术精神，但本发明可以以本领域技术人员将根据本公开内容所理解的其他形式和方式实施。因此，本发明涵盖落入权利要求范围内的所有此类变型。

例如，关于上述实施例中作为示例提供的逻辑门和晶体管，本发明可以根据输入信号的极性而用以不同的配置布置的不同类型的此类元件来实施。

虽然已经就具体实施例例示和描述了本公开，但对于本领域技术人员来说将显而易见的是，在不偏离所附权利要求所限定的发明的精神和范围的情况下，可以做出各种变化和修改。