阅读说明：本技术 存储装置以及存储装置的制造方法 (Memory device and method for manufacturing memory device ) 是由 园田康幸 于 2019-08-12 设计创作，主要内容包括：实施方式提供一种更高性能的存储装置和存储装置的制造方法。实施方式涉及的存储装置的制造方法包括在基底之上隔开间隔形成第1层叠体以及第2层叠体。形成具有第1层叠体的侧面上的第1部分、第2层叠体的侧面上的第2部分、以及第1层叠体与第2层叠体之间的基底之上的第3部分的第1绝缘体。利用离子束,一边使第1绝缘体的第3部分残留,一边使第1绝缘体的第1部分的一部分和第2部分的一部分变薄。在第1绝缘体的第1部分与第1绝缘体的第2部分之间形成第2绝缘体。(Embodiments provide a higher-performance memory device and a method of manufacturing the memory device. The method for manufacturing a memory device according to an embodiment includes forming a 1 st stacked body and a 2 nd stacked body at intervals on a substrate. A 1 st insulator is formed having a 1 st portion on a side of the 1 st stack, a 2 nd portion on a side of the 2 nd stack, and a 3 rd portion over the substrate between the 1 st and 2 nd stacks. The ion beam thins a part of the 1 st portion and a part of the 2 nd portion of the 1 st insulator while leaving the 3 rd portion of the 1 st insulator. A 2 nd insulator is formed between the 1 st portion of the 1 st insulator and the 2 nd portion of the 1 st insulator.)

存储装置以及存储装置的制造方法

本申请享受以日本专利申请2019－064287号(申请日：2019年3月28日)为在先申请的优先权。本申请通过参照该在先申请而包含在先申请的全部内容。

技术领域

实施方式大体涉及存储装置以及存储装置的制造方法。

背景技术

已知使用了磁阻效应元件的存储装置。

发明内容

本发明要解决的技术课题在于要提供一种更高性能的存储装置的制造方法。

实施方式涉及的存储装置的制造方法包括在基底之上隔开间隔形成第1层叠体以及第2层叠体。形成第1绝缘体，该第1绝缘体具有上述第1层叠体的侧面上的第1部分、上述第2层叠体的侧面上的第2部分、以及上述第1层叠体与上述第2层叠体之间的上述基底之上的第3部分。利用离子束，一边使上述第1绝缘体的上述第3部分残留，一边使上述第1绝缘体的上述第1部分的一部分以及上述第2部分的一部分变薄。在上述第1绝缘体的上述第1部分与上述第1绝缘体的上述第2部分之间形成第2绝缘体。

附图说明

图1表示第1实施方式的存储装置的功能块。

图2是第1实施方式的一个存储单元的电路图。

图3表示第1实施方式的存储单元阵列的一部分的构造。

图4表示第1实施方式的层叠体的例子以及磁化的状态。

图5表示第1实施方式的存储装置的一部分的制造工序间的状态。

图6表示接着图5的状态。

图7表示接着图6的状态。

图8表示接着图7的状态。

图9表示接着图8的状态。

图10表示接着图9的状态。

图11表示参考用的存储装置的制造工序间的一个状态。

图12表示第2实施方式的存储装置的功能块。

图13是第2实施方式的一个存储单元的电路图。

图14表示第2实施方式的存储单元阵列的一部分的构造。

图15表示第2实施方式的层叠体的例子以及磁化的状态。

图16表示第2实施方式的存储装置的一部分的制造工序间的状态。

图17表示接着图16的状态。

图18表示接着图17的状态。

图19表示接着图18的状态。

图20表示接着图19的状态。

标号说明

1存储装置；11存储单元阵列；12输入输出电路；13控制电路；14行选择电路；15列选择电路；16写入电路；17读出电路；MC存储单元；WL字线；BL、/BL位线；VR电阻变化元件；ST选择晶体管；20基板；21下部电极；22层间绝缘体；24层叠体；26层间绝缘体；31缓冲层；32MTJ元件；321铁磁性体；322绝缘体；323铁磁性体；33盖层；34硬掩模；36可变电阻材料；43层叠体间区域。

具体实施方式

以下参照附图记述实施方式。在以下的记述中，有时对具有大致同一功能以及构成的构成要素标记同一标号，并省略重复的说明。附图是示意性的附图，厚度与平面尺寸的关系、各层的厚度的比率等可能与现实不同。

关于某实施方式的全部记述，只要未被明示性地或者不言自明地排除掉，则作为其他实施方式的记述也是适用的。各实施方式对用于将该实施方式的技术思想具体化的装置、方法进行例示，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定为下述内容。

另外，实施方式的方法的流程中的任何步骤都不限定为例示的顺序，只要没有表示为不是那样，就能够以与例示的顺序不同的顺序以及(或者)与其他步骤并行地进行。

在本说明书以及权利要求书中，某第1要素与其他的第2要素“连接”是指包含第1要素直接地、或者始终或选择性地经由成为导电性的要素与第2要素连接。

＜第1实施方式＞

＜1.1.构成(构造)＞

图1表示第1实施方式涉及的存储装置的功能块。如图1所示，存储装置1包括存储单元阵列11、输入输出电路12、控制电路13、行选择电路14、列选择电路15、写入电路16以及读出电路17。

存储单元阵列11包括多个存储单元MC、多条字线WL以及多条位线BL及/BL。一条位线BL和一条位线/BL构成一个位线对。

存储单元MC能够以非易失的方式存储数据。各存储单元MC与一条字线WL以及一个位线对BL及/BL连接。字线WL与行(row)关联。位线对BL以及/BL与列(column)关联。通过一个行的选择以及一个或者多个列的选择，确定一个或者多个存储单元MC。

输入输出电路12例如从存储控制器2接受各种控制信号CNT、各种命令CMD、地址信号ADD以及数据(写入数据)DAT，另外，例如向存储控制器2发送数据(读出数据)DAT。

行选择电路14从输入输出电路12接受地址信号ADD，使基于接受到的地址信号ADD的行所对应的一条字线WL成为被选择的状态。

列选择电路15从输入输出电路12接受地址信号ADD，使基于接受到的地址信号ADD的列所对应的多条位线BL成为被选择了的状态。

控制电路13从输入输出电路12接受控制信号CNT以及命令CMD。控制电路13基于由控制信号CNT指示的控制以及命令CMD，控制写入电路16以及读出电路17。具体而言，控制电路13在向存储单元阵列11写入数据期间，向写入电路16供给在数据写入中使用的电压。另外，控制电路13在从存储单元阵列11读出数据期间，向读出电路17供给在数据读出中使用的电压。

写入电路16从输入输出电路12接受写入数据DAT，基于控制电路13的控制以及写入数据DAT，向列选择电路15供给在数据写入中使用的电压。

读出电路17包括读出放大器(Sense Amplifier)，基于控制电路13的控制，使用在数据读出中使用的电压，确定在存储单元MC中保持的数据。所确定的数据被作为读出数据DAT供给至输入输出电路12。

图2是第1实施方式的一个存储单元MC的电路图。存储单元MC包括电阻变化元件VR以及选择晶体管ST。电阻变化元件VR在稳态状态下处于两个电阻状态中的被选择一方的电阻状态，两个电阻状态中的一方的电阻比另一方的电阻高。电阻变化元件VR能够在低电阻的状态和高电阻的状态之间进行切换，能够利用两个电阻状态的不同来保持1位的数据。电阻变化元件VR例如呈现磁阻效应，例如包括MTJ(magnetic tunnel junction，磁隧道结)元件。MTJ元件是指包括MTJ的构造。

选择晶体管ST例如可以为n型的MOSFET(metal oxide semiconductor fieldeffect transistor，金属氧化物半导体场效应晶体管)。

电阻变化元件VR在第1端与一条位线BL连接，在第2端与选择晶体管ST的第1端连接。选择晶体管ST的第2端与位线/BL连接。选择晶体管ST的栅极与一条字线WL连接，源极与位线/BL连接。

以下的记述基于电阻变化元件VR包括MTJ元件的例子来进行。

图3表示第1实施方式的存储单元阵列11的一部分的构造。更具体而言，图3示出多个存储单元MC各自的电阻变化元件VR及其周围。

在基板20的上方设有多个独立的下部电极21。在下部电极21之间的区域设有层间绝缘体22。层间绝缘体22例如将下部电极21之间的区域填埋。下部电极21以及层间绝缘体22作为这些层之上的层的基底来发挥功能。

在各下部电极21的上表面上设有一个层叠体24。各层叠体24包括所层叠而成的多个层，至少包括构成电阻变化元件VR的层、例如构成MTJ元件的层。

在层叠体24之间的区域设有层间绝缘体26。层间绝缘体26例如将层叠体24之间的区域填埋，例如设置到比层叠体24的上表面高的位置。层间绝缘体26例如包括氧化硅(SiO)、氮化硅(SiN)、氮化铝(AlN)或者氮化铪(HfN)，或者由SiO、SiN、AlN或HfN构成。层间绝缘体26也可以包含这些材料中的多个材料。

在各层叠体24的上表面上设有上部电极28。在层间绝缘体26的上表面上的区域中的未设有上部电极28的部分设有层间绝缘体27。

图4表示第1实施方式的层叠体24的详细内容的一个例子。如图4所示，层叠体24例如包括缓冲层31、MTJ元件32、盖层33、硬掩模34。缓冲层31位于一个下部电极21的上表面上。

缓冲层31包含Al、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Si、Zr、Hf、W、Cr、Mo、Nb、Ti、Ta以及V中的一种或者多种。缓冲层31也可以包含这些材料的硼化物。

MTJ元件32位于缓冲层31的上表面上。MTJ元件32包括隧道磁结，呈现磁阻效应。作为这样的MTJ元件32的例子，MTJ元件32包括铁磁性体321、绝缘体322以及铁磁性体323。

铁磁性体321位于下部电极21的上表面上，例如包含钴铂(CoPt)、钴镍(CoNi)以及钴钯(CoPd)中的一种或者多种，或者由CoPt、CoNi、以及CoPd中的某一种构成。

绝缘体322位于铁磁性体321的上表面上。绝缘体322包含非磁性的绝缘体，或者由非磁性的绝缘体构成，例如包含氧化镁(MgO)、氧化铝(AlO)，或者由MgO或者AlO形成。绝缘体322也可以包含铝(Al)、硅(Si)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、钪(Sc)、钇(Y)、镧(La)、锆(Zr)或者铪(Hf)等元素的氮化物。

铁磁性体323位于绝缘体322的上表面上，例如包含钴铁硼(CoFeB)和硼化铁(FeB)中的一种或者多种，或者由CoFeB和FeB中的某一种形成。

铁磁性体321和铁磁性体323也可以相互替换。

铁磁性体321以及323具有磁化，例如具有沿着贯通铁磁性体321、绝缘体322以及铁磁性体323的界面的方向的易磁化轴(由箭头表示)。铁磁性体321以及323也可以具有沿着铁磁性体321、绝缘体322以及铁磁性体323的界面的易磁化轴。

即使通过存储装置1的通常的动作、即数据的读出以及写入，铁磁性体321的磁化的方向也不变，能够作为所谓的参照层发挥功能。另一方面，铁磁性体323的磁化的方向可变，能够作为所谓的记录层发挥功能。绝缘体322能够作为隧道势垒(tunnel barrier)发挥功能。

具体而言，当铁磁性体321和323的磁化的方向为平行时，MTJ元件32呈现电阻值Rp。另一方面，当铁磁性体321和323的磁化的方向为反向平行时，MTJ元件32呈现电阻值Rap。电阻值Rap比电阻值Rp高。呈现两个不同的电阻值的状态能够分别分配给1位的2值数据。

当从铁磁性体323向铁磁性体321流动写入电流Iw_P时，铁磁性体323的磁化的方向成为与铁磁性体321的磁化的方向平行。另一方面，当从铁磁性体321向铁磁性体323流动写入电流Iw_AP时，铁磁性体323的磁化的方向与铁磁性体321的磁化的方向为反向平行。

盖层33位于MTJ元件32的上表面上。盖层33例如是金属层，例如包含钽(Ta)、钌(Ru)、铂(Pt)以及钨(W)中的至少一种。

硬掩模34位于盖层33的上表面上。硬掩模34是金属层。

层叠体24还可以包含导电体。这样的导电体包括下部电极21与缓冲层31之间的基底层。

＜1.2.制造方法＞

参照图1以及图5～图9，记述图3的构造的制造方法。图5～图9依次表示第1实施方式的存储装置1的图3所示的部分的制造工序间的状态。

如图5所示，在沿着基板20的xy面扩展的面的上方形成有层间绝缘体22以及下部电极21。在层间绝缘体22的上表面上以及下部电极21各自的上表面上形成有层叠体24A。层叠体24A包括之后被加工为层叠体24、与层叠体24所包含的多个材料的层相同的多个材料的层。当基于图4的例子时，层叠体24A包括导电体31A、铁磁性体321A、绝缘体322A、铁磁性体323A、盖层33A以及硬掩模34A。导电体31A、铁磁性体321A、绝缘体322A、铁磁性体323A、盖层33A以及硬掩模34A分别包含与缓冲层31、铁磁性体321、绝缘体322、铁磁性体323、盖层33以及硬掩模34相同的材料。

如图6所示，在硬掩模34A形成有开口41。硬掩模34A在形成有层叠体24的预定区域的上方残留，在其他部分具有开口41。开口41从硬掩模34A的上表面达到底面。

如图7所示，通过到目前为止的工序得到的构造将硬掩模34A用作掩模进行蚀刻。其结果，层叠体24A中的比硬掩模34A靠下方的部分成形，形成多个层叠体24。图7的蚀刻能够被设为适于层叠体24的形成的任意的蚀刻，例如可以为IBE(ion beam etching，离子束蚀刻)以及(或者)RIE(reactive ion etching，反应离子刻蚀)。IBE例如可以使用氩(Ar)、氙(Xe)、氪(Kr)、或者氖(Ne)的离子来进行。图7中的蚀刻使硬掩模34A的上表面降低。相邻的一对层叠体24之间的区域被称为层叠体间区域43。层叠体间区域43的上端位于与层叠体24的上表面的高度相同的高度。

在图7的阶段，层叠体间区域43具有超过1的长宽比。即，当将层叠体间区域43的宽度以及高度分别设为L以及H1时，H1/L＞1成立。宽度L也可以是层叠体间区域43的任何高度处的宽度。H1也可以是层叠体24的高度。

如图8所示，在通过到目前为止的工序得到的构造的整个上表面堆积绝缘体26A。绝缘体26A例如由CVD(chemical vapor deposition，化学气相沉积)来形成，构成层间绝缘体26的一部分，例如包含与层间绝缘体26相同的SiO、SiN、AlN以及HfN中的一种以上。绝缘体26A覆盖层叠体24的表面(上表面以及侧面)，以及在层叠体间区域43中覆盖层间绝缘体22的上表面。绝缘体26A中的层间绝缘体22的上表面上的部分有时被称为底部26Ab。绝缘体26A中的层叠体24的侧面上的部分有时被称为侧壁上部26As。绝缘体26A的底部26Ab具有厚度T_bot。绝缘体26A的侧壁上部26As具有厚度T_s－top。厚度T_bot与厚度T_s－top不同。绝缘体26A的厚度T_s－top具有层叠体间区域43的宽度L的1/3以下的大小，例如具有1/4的大小的厚度。

如图9所示，通过IBE部分地去除绝缘体26A。IBE可以与图7的IBE相同地例如使用Ar、Xe、Kr或者Ne的离子来进行。离子束的角度θ1满足由以下的等式(1)记述的条件。

【式1】

θ1是相对于z轴的角度，T_s－bot是绝缘体26A的侧壁上部26As的厚度，特别是其下部的厚度。更具体而言，T_s－bot可以是与绝缘体26A的侧壁上部26As中的、例如绝缘体26A的底部26Ab的上表面相同的高度处的厚度。

离子束将绝缘体26A中的层叠体24的上表面上的部分去除。另外，一部分的离子束在层叠体间区域43中行进，将绝缘体26A的侧壁上部26As的上部部分地去除。其结果，绝缘体26A的侧壁上部26As在层叠体24的侧面上的上部变薄，另外，成为锥状。

另一方面，通过角度θ1的离子束的蚀刻，会产生阴影效应。即，离子束的其他一部分被层叠体24遮挡。因此，离子束不会到达层叠体间区域43的下部，或者几乎不会到达层叠体间区域43的下部。其结果，绝缘体26A的侧壁上部26As的下部例如维持原来的(图9的IBE之前的)厚度，该厚度例如为T_s－bot。另外，绝缘体26A的底部26Ab也维持原来的厚度T_bot。

以下，图9的工序的结果所得到的、在层叠体间区域43中不存在绝缘体26A的区域被称为层叠体间区域43A。层叠体间区域43A的体积比图7的阶段中的高度H1以及宽度L的层叠体间区域43的体积小。特别是，由于在层叠体间区域43的底部，绝缘体26A保持厚度T_bot不变地残留下来，所以层叠体间区域43A的长宽比比层叠体间区域43的长宽比小。进一步，层叠体间区域43A的上端的宽度、即相邻的层叠体24的上表面的边缘间的间隔(宽度)比图8中的间隔(宽度)宽。层叠体间区域43A的上端的宽度例如为与图7相同的L。

如图10所示，在通过到目前为止的工序得到的构造的整个上表面堆积绝缘体26B。绝缘体26B构成层间绝缘体26的一部分，例如与层间绝缘体26相同地包含SiO、SiN、AlN以及HfN中的一种以上。绝缘体26B既可以具有与绝缘体26A相同的特性以及(或者)组成，也可以具有不同的特性以及(或者)组成。

如图3所示，在层间绝缘体26的上表面上形成有层间绝缘体27，并且形成上部电极28。

＜1.3.效果＞

根据第1实施方式，能够提供更高密度且更高性能的存储装置。详细如以下所述。

如第1实施方式的层叠体24那样的包括MTJ元件的层叠体需要具有基于用于体现作为存储单元MC的功能的要件以及用于制造的条件等确定的某种程度的高度。另一方面，为了提高存储装置的集成度，希望层叠体24的间隔更小。其结果，层叠体间区域43的长宽比逐渐变大。因此，在到目前为止的制造方法中，有时无法实现所期望的构造。例如，第1实施方式的存储装置在图8的工序中形成绝缘体26A时，有时因层叠体间区域43的宽度窄，在绝缘体26A中的开口43中相对向的两个侧壁上部26As会相互接触，会在层叠体间区域43中残留空隙。由于后续的制造工序的影响，空隙的存在有可能使存储装置1(例如存储单元MC)的特性劣化。另一方面，当为了避免形成空隙而减薄绝缘体26A的厚度时，又会产生另外的问题。

图11表示参考用的磁存储装置的制造工序之间的一个状态。图11与第1实施方式的磁存储装置的图7之后的状态对应。但是，在图11中，绝缘体126A比图8中的绝缘体26A薄。在通过与图8相同的工序形成了绝缘体126A之后，绝缘体126A的上表面被层间绝缘体130覆盖。为了用层间绝缘体130将层叠体24间的狭窄的空间填埋，层间绝缘体130通过高偏压功率(bias)等离子体(HDP)的气体环境中的CVD(HDP－CVD)形成。然而，已经确认了当使用HDP－CVD时，绝缘体126A的一部分以及层叠体24的一部分、例如层叠体24上侧的角部的周围的部分会被意想不到地削减。这可能至少一部分是由于绝缘体126A薄。这样的构造会使层叠体24的性能降低，进而会使存储单元MC的性能降低。

根据第1实施方式，在层叠体24的表面堆积了绝缘体26A之后，在维持绝缘体26A的底部26Ab的同时，侧壁上部26As通过IBE利用阴影效应而被部分地蚀刻。因此，层叠体间区域43A的长宽比小，至少比层叠体间区域43小。由此，能够容易地用绝缘体26B将层叠体间区域43A填埋。进一步，通过绝缘体26A的部分的蚀刻，层叠体间区域43的上端的宽度变宽。这也使通过绝缘体26B填埋层叠体间区域43A变得容易。因此，能够在抑制在层叠体间区域43A中产生空隙(void)的同时，在层叠体24间形成层间绝缘体26。

另外，通过绝缘体26B填埋层叠体间区域43A变得容易，因此，不需要在绝缘体26B的填埋中使用HDP－CVD。由此，能避免因HDP－CVD而意想不到地蚀刻层叠体24。

＜第2实施方式＞

＜2.1.构成(构造)＞

第2实施方式在层叠体24的形状这一点以及制造工序这一点与第1实施方式不同。主要对第2实施方式与第1实施方式的不同之处进行记述。关于其他点，与第1实施方式的相同。

第2实施方式的存储装置1，代替第1实施方式中的层叠体24而包括层叠体53。层叠体53具有比层叠体24高的高度。包括这样的层叠体53的构造基于各种各样的理由，但并非通过层叠体53的详细内容来限定第2实施方式。以下的记述基于层叠体53的一个例子来进行。

图12表示第2实施方式涉及的存储装置1的功能块。各存储单元MC与一条字线WL以及一条位线BL连接。

图13是第1实施方式的一个存储单元MC的电路图。存储单元MC包括电阻变化元件VR以及开关元件SW。开关元件SW具有两个端子，在两端子间沿第1方向施加了小于第1阈值的电压的情况下，该开关元件SW为高电阻状态、例如电非导通状态(off状态)。另一方面，在两端子间沿第1方向施加了第1阈值以上的电压的情况下，该开关元件SW为低电阻状态、例如电导通状态(on状态)。关于与第1方向相反的第2方向，开关元件SW也具有与基于在这样的第1方向上施加的电压的大小而在高电阻状态以及低电阻状态之间进行切换的功能相同的功能。通过开关元件SW的导通(on)或者断开(off)，能够控制向与该开关元件SW连接了的电阻变化元件VR的电流供给的有无、即该电阻变化元件VR的选择或者非选择。

图14表示第2实施方式的存储单元阵列11的一部分的构造。更具体而言，图14表示多个存储单元MC各自的电阻变化元件VR及其周围。

在基板20的上方设有导电体51。导电体51沿着x轴延伸，例如能够作为字线WL和位线BL中的一方发挥功能。导电体51能够作为其上方的层的基底发挥功能。

在导电体51的上表面上设有多个层叠体53。层叠体53具有高度H2。高度H2比第1实施方式的层叠体24的高度H1高。各层叠体53包括层叠而成的多个层，至少包括电阻变化元件VR例如MTJ元件、以及开关元件SW。

在层叠体53之间的区域设有层间绝缘体54。层间绝缘体54例如将层叠体53之间的区域填埋。层间绝缘体54例如可以包含SiO、SiN、AlN或者HfN，或者可以由SiO、SiN、AlN或者HfN构成。层间绝缘体54也可以包含这些材料中的不同的多个材料。

在各层叠体53的上表面上设有导电体58。导电体58能够作为字线WL和位线BL的另一方发挥功能。在层间绝缘体54的上表面上的区域中的、未设有导电体58的部分设有层间绝缘体57。

图15表示第2实施方式的层叠体53的详细内容的一个例子。如图15所示，层叠体53例如与第1实施方式同样地包括缓冲层31、MTJ元件32、盖层33、硬掩模34，还包括可变电阻材料36。可变电阻材料36例如位于导电体51与缓冲层31之间。各可变电阻材料36能够作为开关元件SW发挥功能。

可变电阻材料36例如是两端子间开关元件，两端子中的第1端子相当于可变电阻材料36的上表面和底面中的一方，两端子中的第2端子相当于可变电阻材料36的上表面和底面中的另一方。作为一个例子，可变电阻材料36例如也可以包含从碲(Te)、硒(Se)以及硫(S)中选择出的至少一种以上的硫族元素。或者，作为一个例子，可变电阻材料36例如也可以包含作为包含上述硫族元素的化合物的硫族化合物。另外，作为一个例子，可变电阻材料36例如还可以包含从硼(B)、Al、镓(Ga)、铟(In)、碳(C)、Si、锗(Ge)、锡(Sn)、砷(As)、磷(P)以及锑(Sb)中选择出的至少一种以上的元素。

＜2.2.制造方法＞

参照图14以及图16～图20，记述图14的构造的制造方法。图16～图20依次表示第2实施方式的存储装置1的图14所示的部分的制造工序之间的状态。

首先，进行与第1实施方式的图5～图7的工序同样的工序。不同仅在于下部电极21与导电体51的不同、以及层叠体24以及层叠体53的不同。即，如图16所示，在沿着基板20的xy面扩展的面的上方形成有导电体51，在导电体51的上表面上形成有层叠体53A。层叠体53A包括与之后被加工成层叠体53的多个材料的层相同的多个材料的层，当基于图15的例子时，层叠体53包括可变电阻材料36A、导电体31A、铁磁性体321A、绝缘体322A、铁磁性体323A、盖层33A以及硬掩模34A。可变电阻材料36A包含与可变电阻材料36相同的材料。

通过与图6以及图7同样的工序，从层叠体53A形成层叠体53。层叠体53之间的间隔与第1实施方式相同地为L。相当于层叠体间区域43的、层叠体53间的区域被称为层叠体间区域56。在通过与图7同样的工序形成了层叠体53的阶段，层叠体间区域56具有超过1的长宽比。即，H2/L＞1成立。

如图16所示，在通过到目前为止的工序得到的构造的整个上表面堆积绝缘体54A。绝缘体54A构成层间绝缘体54的一部分，例如与层间绝缘体54相同地包含SiO、SiN、AlN以及HfN中的一种以上。绝缘体54A覆盖层叠体53的表面(上表面以及侧面)以及导电体51的层叠体间区域56中的部分的上表面。绝缘体54A中的导电体51的上表面上的部分有时被称为底部54Ab。绝缘体54A中的层叠体53的侧面上的部分有时被称为侧壁上部54As。绝缘体54A的底部54Ab具有厚度T_bot。绝缘体54A的侧壁上部54As具有厚度T_s－top。

如图17所示，与图9同样地通过IBE部分地去除绝缘体54A。图17的IBE除了离子束的角度这一点之外与图9的IBE是相同的。

离子束的角度θ2满足由以下的等式(2)记述的条件。

【式2】

θ2是相对于z轴的角度，T_s－bot1是绝缘体54A的侧壁上部54As的厚度，特别是其下部的厚度。更具体而言，T_s－bot1可以是绝缘体54A的侧壁上部54As中的、例如与绝缘体54A的底部54Ab的上表面相同的高度处的厚度。

通过IBE与第1实施方式的图9的IBE同样地，离子束使层叠体53的上表面露出，绝缘体54A的侧壁上部54As成为锥状。另一方面，绝缘体54A的侧壁上部54As的下部例如维持原来的(图17的IBE之前的)厚度，其厚度例如为T_s－bot1。另外，绝缘体54A的底部54Ab也维持原来的(图17的IBE之前的)厚度T_bot1。

以下，图17的工序的结果得到的、在层叠体间区域56中不存在绝缘体54A的区域被称为层叠体间区域56A。对于层叠体间区域56A的体积，与第1实施方式中的层叠体间区域43和43A的关系同样地，比图16的阶段中的高度H2以及宽度L的层叠体间区域56的体积小。特别是，由于在层叠体间区域56的底部，绝缘体54A保持厚度T_bot1不变地残留下来，所以层叠体间区域56A的长宽比比层叠体间区域56的长宽比小。进而，层叠体间区域56A的上端的宽度比图16中的宽度宽，例如为L。

如图18所示，在通过到目前为止的工序得到的构造的整个上表面堆积绝缘体54B，由此形成绝缘体54C。绝缘体54B构成层间绝缘体54的一部分，例如与层间绝缘体54同样地包含SiO、SiN、AlN以及HfN中的一种以上。绝缘体54B既可以具有与绝缘体54A相同的特性以及(或者)组成，也可以具有不同的特性以及(或者)组成。绝缘体54C中的导电体51的上表面上的部分有时被称为底部54Cb。绝缘体54C中的层叠体53的侧面上的部分有时被称为侧壁上部54Cs。绝缘体54C的底部54Cb具有厚度T_bot2。

如图19所示，与图9以及图17同样地，绝缘体54C通过IBE被部分地去除。图19的IBE除了离子束的角度这一点之外与图9以及图17的IBE是相同的。

离子束的角度θ3满足由以下的等式(3)记述的条件。

【式3】

θ3是相对于z轴的角度，T_s－bot2是绝缘体54C的侧壁上部54Cs的下端的厚度。更具体而言，T_s－bot2可以是绝缘体54C的侧壁上部54Cs中的、例如与绝缘体54C的底部54Cb的上表面相同的高度处的厚度。

通过IBE与图9以及图17的IBE同样地，离子束使层叠体53的上表面露出，绝缘体54C的侧壁上部54Cs成为锥状。另一方面，绝缘体54C的侧壁上部54Cs的下部例如维持原来的(图19的IBE之前的)厚度，该厚度例如为T_s－bot2。另外，绝缘体54C的底部54Cb也维持原来的(图19的IBE之前的)厚度T_bot2。

以下，图19的工序的结果得到的、在层叠体间区域56A中不存在绝缘体54C的区域被称为层叠体间区域56B。层叠体间区域56B的体积比IBE之前的图18中的层叠体间区域56A的体积小。特别是，在层叠体间区域56B的底部，绝缘体54C保持厚度T_bot2不变地残留下来，因此，层叠体间区域56B的长宽比小于层叠体间区域56A的长宽比。进而，层叠体间区域56B的上端的宽度比图18中的宽度宽，例如为L。

如图20所示，在通过到目前为止的工序得到的构造的整个上表面堆积绝缘体54D。绝缘体54D构成层间绝缘体54的一部分，例如与层间绝缘体54同样地包含SiO、SiN、AlN以及HfN中的一种以上。绝缘体54D既可以具有与绝缘体54A以及54B相同的特性以及(或者)组成，也可以具有不同的特性以及(或者)组成。

如图14所示，在层间绝缘体54的上表面上形成层间绝缘体57，并且形成导电体58。

与图16和图17的组或者图18和图19的组同样的绝缘体的堆积以及通过带角度的离子束的蚀刻进行的绝缘体的部分去除的组也可以反复进行3次以上。

＜2.3.效果＞

根据第2实施方式，与第1实施方式同样地，在层叠体53的表面堆积了绝缘体54A之后，在维持绝缘体54A的底部54Ab的同时，绝缘体54A的侧壁上部54As通过IBE利用阴影效应而被部分地蚀刻。因此，能得到与第1实施方式相同的优点。进一步，根据第2实施方式，这样的绝缘体堆积和在维持所堆积的绝缘体的底部的同时的层叠体53的侧壁上的部分的去除反复进行。因此，即使是具有更高的层叠体53的构造，也能够与第1实施方式同样地实现层叠体53间的良好的层间绝缘体54的填埋。

以上对本发明是几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，同样地包含在权利要求书记载的发明及其等同的范围内。