阅读说明：本技术 用于降低电平移位器的输出偏斜和转换延迟的设备和方法 (Apparatus and method for reducing output skew and transition delay of level shifter ) 是由 陈智伟 于 2019-10-24 设计创作，主要内容包括：提供了用于降低电平移位器的输出偏斜和转换延迟的设备和方法。根据一个实施例,所述设备包括：电平移位器电路,被配置为输出电压Vo1+和Vo1-；以及输出校准电路,被配置为输出由Vo1+和Vo1-的组合的边沿触发的电压Vo+和Vo-,并且其中,在对电平移位器电路的输入的转换之前,通过Vo1+和Vo1-的高状态设置Vo+和Vo-。(An apparatus and method for reducing output skew and transition delay of a level shifter are provided. According to one embodiment, the apparatus comprises: a level shifter circuit configured to output voltages Vo1+ and Vo 1-; and an output calibration circuit configured to output voltages Vo + and Vo-triggered by edges of a combination of Vo1+ and Vo1-, and wherein Vo + and Vo-are set by high states of Vo1+ and Vo1-, prior to a transition to an input of the level shifter circuit.)

用于降低电平移位器的输出偏斜和转换延迟的设备和方法

本申请要求于2019年3月28日提交的第62/825,438号美国临时申请和于2019年6月25日提交的第16/451,898号美国非临时申请的优先权和权益，它们的全部内容通过引用包含于此。

技术领域

本公开总体涉及电子电路，并且更具体地，涉及用于降低电平移位器的输出偏斜和转换延迟的设备和方法。

背景技术

电源管理集成电路(PMIC)可包括单个集成电路(IC)内的多个电源电压和电源管理功能。PMIC可包括高电压电平移位器电路。

高电压电平移位器电路(例如，横向扩散金属氧化物半导体场效应晶体管(MOSFET)(LDMOS)、扩展漏极MOSFET(DEMOS))使用大并且慢的高电压装置以处理大的电压差(例如，从例如0伏(V)到6V以及从例如17V到23V)。由于交叉耦合晶体管对结构，正输出转换和负输出转换在工艺、电压和温度(PVT)变化上经历大的偏斜。这样的大的偏斜可能导致电路的后续块/级的时序问题。此外，较慢的输出转换边沿限制了整体速度。

发明内容

本公开提供了一种用于降低电平移位器的输出偏斜和转换延迟的设备和方法。

根据一个实施例，一种设备包括：电平移位器电路，被配置为输出电压Vo1+和Vo1-；以及输出校准电路，被配置为输出由Vo1+和Vo1-的组合的边沿触发的电压Vo+和Vo-，并且其中，在对电平移位器电路的输入的转换之前，通过Vo1+和Vo1-的高状态来设置Vo+和Vo-。

根据一个实施例，一种方法包括：由输出校准电路输出由Vo1+和Vo1-的组合的边沿触发的电压Vo+和Vo-；以及其中，在对电平移位器电路的输入的转换之前，通过Vo1+和Vo1的高状态来设置Vo+和Vo-。

根据本公开，可由根据实施例的设备和方法来降低电平移位器的输出偏斜和转换延迟。

附图说明

从以下结合附图的详细描述，本公开的某些实施例的以上和其它方面、特征和优点将更加明显，其中：

图1是低电压至高电压电平移位器的示图；

图2是图1的低电压至高电压电平移位器的时序图；

图3是高电压至低电压电平移位器的示图；

图4是图3的高电压至低电压电平移位器的时序图；

图5是低电压至高电压电平移位器和高电压至低电压电平移位器的电压转换的图示；

图6是根据一个实施例的低电压至高电压电平移位器的示图；

图7是根据一个实施例的图6的低电压至高电压电平移位器的输出校准装置的示图；

图8是根据一个实施例的图6的低电压至高电压电平移位器的时序图；

图9是根据一个实施例的图6的低电压至高电压电平移位器的时序图；

图10是根据一个实施例的高电压至低电压电平移位器的示图；以及

图11是根据一个实施例的校准电压电平移位器的输出的方法的流程图。

具体实施方式

图1是低电压至高电压电平移位器100的示图。

参照图1，低电压至高电压电平移位器100包括：反相器101、第一n沟道LDMOS(NLDMOS)晶体管103、第二NLDMOS晶体管105、第一p沟道LDMOS(PLDMOS)晶体管107、第二PLDMOS晶体管109、第一p沟道MOSFET(PMOS)晶体管111、第二PMOS晶体管113、第一缓冲器115、以及第二缓冲器117。

反相器101包括：用于接收电压输入信号In+的输入端、用于接收第一电源电压VDD1的电源输入端、用于接收第二电源电压VSS1的接地输入端、以及用于输出输出电压In-的输出端，其中，In-是In+的反相信号。第一NLDMOS晶体管103包括：漏极端、连接到反相器101的输出端的栅极端、以及连接到第二电源电压VSS1的源极端。第二NLDMOS晶体管105包括：漏极端、连接到反相器101的输入端的栅极端、以及连接到第二电源电压VSS1的源极端。第一PLDMOS晶体管107包括：连接到第一NLDMOS晶体管103的漏极端的漏极端、连接到第三电源电压VSS2的栅极端、以及源极端。第二PLDMOS晶体管109包括：连接到第二NLDMOS晶体管105的漏极端的漏极端、连接到第三电源电压VSS2的栅极端、以及源极端。第一PMOS晶体管111包括：连接到第一PLDMOS晶体管107的源极端的漏极端、栅极端、以及连接到第四电源电压VDD2的源极端。第二PMOS晶体管113包括：连接到第二PLDMOS晶体管109的源极端的漏极端、连接到第一PMOS晶体管111的漏极端和第一PLDMOS晶体管107的源极端的栅极端、以及连接到第四电源电压VDD2的源极端。第一缓冲器115包括：连接到第一PLDMOS晶体管107的源极端、第一PMOS晶体管111的漏极端、以及第二PMOS晶体管113的栅极端的输入端、连接到第四电源电压VDD2的电源输入端、连接到第三电源电压VSS2的接地输入端、以及用于输出电压Vo+的输出端。第二缓冲器117包括：连接到第二PLDMOS晶体管109的源极端、第一PMOS晶体管111的栅极端、以及第二PMOS晶体管113的漏极端的输入端、连接到第四电源电压VDD2的电源输入端、连接到第三电源电压VSS2的接地输入端、以及用于输出电压Vo-的输出端，其中，Vo-是Vo+的反相信号。然而，应理解，n沟道晶体管103、105各自是NLDMOS晶体管、p沟道晶体管107、109各自是PLDMOS晶体管、以及p沟道晶体管111、113各自是PMOS晶体管仅是一个示例，n沟道晶体管103、105、p沟道晶体管107、109、111、113的具体类型不限于此，并且可根据需要而变化。

图2是图1的低电压至高电压电平移位器100的时序图。

参照图2，由于弱的交叉耦合晶体管对和大的高电压装置寄生现象，低电压至高电压电平移位器100具有大的输出偏斜。输出偏斜在不同的PVT上变化。输出偏斜(电压信号的下降沿的持续时间(Td_fall)<电压信号的上升沿的持续时间(Td_rise)可导致后续级的时序问题。低电压至高电压电平移位器100的时序性能或速度被较慢的输出转换(在这种情况下是Td_rise)限制。

图3是高电压至低电压电平移位器300的示图。

参照图3，高电压至低电压电平移位器300包括：反相器301、第一PLDMOS晶体管303、第二PLDMOS晶体管305、第一NLDMOS晶体管307、第二NLDMOS晶体管309、第一n沟道MOSFET(NMOS)晶体管311、第二NMOS晶体管313、第一缓冲器315、以及第二缓冲器317。

反相器301包括：用于接收电压输入信号In+的输入端、用于接收第一电源电压VDD2的电源输入端、用于接收第二电源电压VSS2的接地输入端、以及用于输出输出电压In-的输出端，其中，In-是In+的反相信号。第一PLDMOS晶体管303包括：漏极端、连接到反相器301的输出端的栅极端、以及连接到第一电源电压VDD2的源极端。第二PLDMOS晶体管305包括：漏极端、连接到反相器301的输入端的栅极端、以及连接到第一电源电压VDD2的源极端。第一NLDMOS晶体管307包括：连接到第一PLDMOS晶体管303的漏极端的漏极端、连接到第三电源电压VDD1的栅极端、以及源极端。第二NLDMOS晶体管309包括：连接到第二PLDMOS晶体管305的漏极端的漏极端、连接到第三电源电压VDD1的栅极端、以及源极端。第一NMOS晶体管311包括：连接到第一NLDMOS晶体管307的源极端的漏极端、栅极端、以及连接到第四电源电压VSS1的源极端。第二NMOS晶体管313包括：连接到第二NLDMOS晶体管309的源极端和第一NMOS晶体管311的栅极端的漏极端、连接到第一NMOS晶体管311的漏极端和第一NLDMOS晶体管307的源极端的栅极端、以及连接到第四电源电压VSS1的源极端。第一缓冲器315包括：连接到第一NLDMOS晶体管307的源极端、第一NMOS晶体管311的漏极端、以及第二NMOS晶体管313的栅极端的输入端、连接到第三电源电压VDD1的电源输入端、连接到第四电源电压VSS1的接地输入端、以及用于输出电压Vo+的输出端。第二缓冲器317包括：连接到第二NLDMOS晶体管309的源极端、第一NMOS晶体管311的栅极端、以及第二NMOS晶体管313的漏极端的输入端、连接到第三电源电压VDD1的电源输入端、连接到第四电源电压VSS1的接地输入端、以及用于输出电压Vo-的输出端，其中，Vo-是Vo+的反相信号。然而，应理解，p沟道晶体管303、305各自是PLDMOS晶体管、n沟道晶体管307、309各自是NLDMOS晶体管、以及n沟道晶体管311、313各自是NMOS晶体管仅是一个示例，p沟道晶体管303、305、n沟道晶体管307、309、311、313的具体类型不限于此，并且可根据需要而变化。

图4是图3的高电压至低电压电平移位器300的时序图。

参照图4，高电压至低电压电平移位器300的输出偏斜在PVT上变化。输出偏斜(Td_fall>Td_rise)可导致后续级的时序问题。高电压至低电压电平移位器300的速度可被较慢的输出转换(在这种情况下是Td_fall)限制。

图5是低电压至高电压电平移位器和高电压至低电压电平移位器的电压转换的图示。

参照图5，低电压至高电压电平移位器和高电压至低电压电平移位器可各自具有0V的电源电压VSS1、6V的电源电压VDD1、17V的电源电压VSS2以及23V的电源电压VDD2。然而，本公开不限于这些特定电压，并且本公开可针对VSS1、VDD1、VSS2以及VDD2使用不同的电压。

图6是根据一个实施例的低电压至高电压电平移位器600的示图。

参照图6，低电压至高电压电平移位器600包括：反相器601、第一NLDMOS晶体管603、第二NLDMOS晶体管605、第一PLDMOS晶体管607、第二PLDMOS晶体管609、第一PMOS晶体管611、第二PMOS晶体管613、第一缓冲器615、第二缓冲器617、以及输出校准装置619。

反相器601包括：用于接收电压输入信号In+的输入端、用于接收第一电源电压VDD1的电源输入端、用于接收第二电源电压VSS1的接地输入端、以及用于输出输出电压In-的输出端，其中，In-是In+的反相信号。第一NLDMOS晶体管603包括：漏极端、连接到反相器601的输出端的栅极端、以及连接到第二电源电压VSS1的源极端。第二NLDMOS晶体管605包括：漏极端、连接到反相器601的输入端的栅极端、以及连接到第二电源电压VSS1的源极端。第一PLDMOS晶体管607包括：连接到第一NLDMOS晶体管603的漏极端的漏极端、连接到第三电源电压VSS2的栅极端、以及源极端。第二PLDMOS晶体管609包括：连接到第二NLDMOS晶体管605的漏极端的漏极端、连接到第三电源电压VSS2的栅极端、以及源极端。第一PMOS晶体管611包括：连接到第一PLDMOS晶体管607的源极端的漏极端、栅极端、以及连接到第四电源电压VDD2的源极端。第二PMOS晶体管613包括：连接到第二PLDMOS晶体管609的源极端和第一PMOS晶体管611的栅极端的漏极端、连接到第一PMOS晶体管611的漏极端和第一PLDMOS晶体管607的源极端的栅极端、以及连接到第四电源电压VDD2的源极端。第一缓冲器615包括：连接到第一PLDMOS晶体管607的源极端、第一PMOS晶体管611的漏极端、以及第二PMOS晶体管613的栅极端的输入端、连接到第四电源电压VDD2的电源输入端、连接到第三电源电压VSS2的接地输入端、以及用于输出电压Vo1+的输出端。第二缓冲器617包括：连接到第二PLDMOS晶体管609的源极端、第一PMOS晶体管611的栅极端、以及第二PMOS晶体管613的漏极端的输入端、连接到第四电源电压VDD2的电源输入端、连接到第三电源电压VSS2的接地输入端、以及用于输出电压Vo1-的输出端，其中，Vo1-是Vo1+的反相信号。输出校准装置619包括：连接到第一缓冲器615的输出端以接收Vo1+作为输入电压In+的第一输入端、连接到第二缓冲器617的输出端以接收Vo1-作为输入电压In-的第二输入端、用于输出输出电压Vo+的第一输出端、以及用于输出输出电压Vo-的第二输出端。然而，应理解，n沟道晶体管603、605各自是NLDMOS晶体管、p沟道晶体管607、609各自是PLDMOS晶体管、以及p沟道晶体管611、613各自是PMOS晶体管仅是一个示例，n沟道晶体管603、605、p沟道晶体管607、609、611、613的具体类型不限于此，并且可根据需要而变化。

低电压至高电压平移位器600提供最小的输出偏斜，并且输出Vo+和Vo-，其中，Vo+和Vo-具有与PVT的变化无关的相似的延迟(例如，Td_fall＝Td_rise)。低电压至高电压移位器600提供更快的转换速度(例如，更短的延迟，Td_fall/rise)。

图7是根据一个实施例的图6的低电压至高电压电平移位器600的输出校准装置619的示图。

参照图7，输出校准装置619包括：第一反相器701、第二反相器703、第三反相器705、第四反相器707、第一与非(NAND)门709、第二与非门711、第三与非门713、第四与非门715和复位置位(RS)触发器717。

第一反相器701包括：用于接收电压Vo1+作为输入电压In+的输入端、以及用于输出Vo1+的反相信号的输出端。第二反相器703包括：用于接收电压Vo1-作为输入电压In-的输入端、以及用于输出Vo1-的反相信号的输出。第三反相器705包括：连接到第一反相器701的输出端的输入端、以及用于输出第一反相器701的输出的反相信号的输出端，其中，第三反相器705提供延迟(DLY)。第四反相器707包括：连接到第二反相器703的输出端的输入端、以及用于输出第二反相器703的输出的反相信号的输出端，其中，第四反相器707提供延迟(DLY)。

第一与非门709包括：连接到第一反相器701的输出端的第一输入端、连接到第三反相器705的输出端的第二输入端、以及输出端。第二与非门711包括：连接到第二反相器703的输出端的第一输入端、连接到第四反相器707的输出端的第二输入端、以及输出端。第三与非门713包括：连接到第二反相器703的输出端的第一输入端、连接到第一与非门709的输出端的第二输入端、以及输出端。第四与非门715包括：连接到第一反相器701的输出端的第一输入端、连接到第二与非门711的输出端的第二输入端、以及输出端。由第一与非门709、第二与非门711、第三与非门713和第四与非门715组成的逻辑电路能够降低输入电压In+与输入电压In-之间的输出偏斜和转换延迟，并且图7中所示的逻辑电路的具体配置仅是一个示例，逻辑电路的配置不限于此。RS触发器717可锁存输入电压In+与输入电压In-之间的降低的输出偏斜和转换延迟，并且包括：连接到第三与非门713的输出端以接收复位信号(RST)的第一输入端(R)、连接到第四与非门715的输出端以接收置位信号(SET)的第二输入端(S)、用于输出电压Vo-的第一输出端(QB)、以及用于输出电压Vo+的第二输出端(Q)。

图8是图6的低电压至高电压电平移位器600的时序图的图示。

参照图8，Td_fall等于Td_rise。

本公开不限于在图7的输出校准装置619中使用与非门。本公开包括实现图7的输出校准装置619的等效逻辑的逻辑门的任何组合，并且满足图8的时序图。

图9是根据一个实施例的图6的低电压至高电压电平移位器600的时序图。

参照图9，输出Vo+和Vo-二者分别由输入Vo1+和Vo1-的较早边沿(在这种情况下是下降沿)触发，这引起没有输出偏斜和较小的延迟。当最初没有输入转换时，输入Vo1+和Vo1-的高状态被用于设置输出状态。

图10是根据一个实施例的高电压至低电压电平移位器1000的示图。

参照图10，高电压至低电压电平移位器1000包括：第一反相器1001、第一PLDMOS晶体管1003、第二PLDMOS晶体管1005、第一NLDMOS晶体管1007、第二NLDMOS晶体管1009、第一NMOS晶体管1011、第二NMOS晶体管1013、第二反相器1015、第三反相器1017、以及输出校准装置1019。

第一反相器1001包括：用于接收电压输入信号In+的输入端、用于接收第一电源电压VDD2的电源输入端、用于接收第二电源电压VSS2的接地输入端、以及用于输出输出电压In-的输出端，其中，In-是In+的反相信号。第一PLDMOS晶体管1003包括：漏极端、连接到第一反相器1001的输出端的栅极端、以及连接到第一电源电压VDD2的源极端。第二PLDMOS晶体管1005包括：漏极端、连接到第一反相器1001的输入端的栅极端、以及连接到第一电源电压VDD2的源极端。第一NLDMOS晶体管1007包括：连接到第一PLDMOS晶体管1003的漏极端的漏极端、连接到第三电源电压VDD1的栅极端、以及源极端。第二NLDMOS晶体管1009包括：连接到第二PLDMOS晶体管1005的漏极端的漏极端、连接到第三电源电压VDD1的栅极端、以及源极端。第一NMOS晶体管1011包括：连接到第一NLDMOS晶体管1007的源极端的漏极端、栅极端、以及连接到第四电源电压VSS1的源极端。第二NMOS晶体管1013包括：连接到第二NLDMOS晶体管1009的源极端和第一NMOS晶体管1011的栅极端的漏极端、连接到第一NMOS晶体管1011的漏极端和第一NLDMOS晶体管1007的源极端的栅极端、以及连接到第四电源电压VSS1的源极端。第二反相器1015包括：连接到第一NLDMOS晶体管1007的源极端、第一NMOS晶体管1011的漏极端、以及第二NMOS晶体管1013的栅极端的输入端、连接到第三电源电压VDD1的电源输入端、连接到第四电源电压VSS1的接地输入端、以及用于输出电压Vo1-的输出端。第三反相器1017包括：连接到第二NLDMOS晶体管1009的源极端、第一NMOS晶体管1011的栅极端、以及第二NMOS晶体管1013的漏极端的输入端、连接到第三电源电压VDD1的电源输入端、连接到第四电源电压VSS1的接地输入端、以及用于输出电压Vo1+的输出端，其中，Vo1-是Vo1+的反相信号。输出校准装置1019包括：连接到第三反相器1017的输出端以接收Vo1+作为输入电压In+的第一输入端、连接到第二反相器1015的输出端以接收Vo1-作为输入电压In-的第二输入端、用于输出输出电压Vo+的第一输出端、以及用于输出输出电压Vo-的第二输出端。然而，应理解，p沟道晶体管1003、1005各自是PLDMOS晶体管、n沟道晶体管1007、1009各自是NLDMOS晶体管、以及n沟道晶体管1011、1013各自是NMOS晶体管仅是一个示例，p沟道晶体管1003、1005、n沟道晶体管1007、1009、1011、1013的具体类型不限于此，并且可根据需要而变化。

图10的时序图与图8的时序图相同。

在图10中，第二反相器1015和第三反相器1017被使用来代替在图6中的缓冲器(即，第一缓冲器615和第二缓冲器617)。

输出校准装置1019可被用于最小化电平移位器的输出偏斜和转换延迟。输入In+和In-的较早转换边沿被用于触发输出Vo+和Vo-。当没有输入转换时，输入的电平信息(例如，高状态)被用于保证输出状态。在需要相似的信号校准的情况下，可使用由输出校准装置1019提供的这种校准方法。

根据一个实施例，高电压至低电压电平移位器1000可以是用于向显示装置(例如，液晶显示器(LCD)驱动器)提供信号的PMIC的一部分。

根据一个实施例，具有输出校准的高电压至低电压电平移位器1000包括：具有输出Vo1+和Vo1-的电平移位器电路；以及电连接到电平移位器电路的输出端的输出校准电路，其中，输出校准电路具有由Vo1+或Vo1-的较早边沿触发的输出Vo+和Vo-，并且其中，当最初没有输入转换时，通过Vo1+和Vo1-的高状态来设置输出Vo+和Vo-。

图11是根据一个实施例的校准电压电平移位器的输出的方法的流程图。

参照图11，在步骤1101，由电压电平移位器对电压电平进行移位。电压电平移位器可与图1的低电压至高电压电平移位器100相同或相似。电压电平移位器可与图3的高电压至低电压电平移位器300相同或相似。电压电平移位器可与图6的低电压至高电压电平移位器600相同或相似。电压电平移位器可与图10的高电压至低电压电平移位器1000相同或相似。

在步骤1103，由电压电平移位器校准移位的电压电平的输出。

根据各种实施例的电压电平移位器可以是电子装置的一部分。根据各种实施例的电子装置可以是各种类型的电子装置之一。电子装置可以包括例如便携式通信装置(例如，智能电话)、计算机装置、便携式多媒体装置、便携式医疗装置、相机、可穿戴装置或家用电器。根据本公开的实施例，电子装置不限于上述的电子装置。

尽管在本公开的具体实施方式中已经描述了本公开的特定实施例，但是在不脱离本公开的范围的情况下，可以以各种形式修改本公开。因此，本公开的范围不应仅基于描述的实施例来确定，而应基于所附权利要求及其等同物来确定。