阅读说明：本技术 逻辑电路 (Logic circuit ) 是由 大森铁男 于 2020-03-20 设计创作，主要内容包括：公开了一种逻辑电路。提供了能够在电源接通时抑制输出不期望的逻辑电平的信号的逻辑电路。逻辑电路(1)包括：反相器(10),其从输出端子(12)输出使被输入到输入端子(11)的信号的逻辑反转后的信号；第一晶体管(20P),其以维持截止状态的方式与输入端子(11)连接；以及第二晶体管(20N),其以维持截止状态的方式与输出端子(12)连接。(A logic circuit is disclosed. Provided is a logic circuit capable of suppressing output of a signal of an undesired logic level when power is turned on. The logic circuit (1) comprises: an inverter (10) that outputs, from an output terminal (12), a signal obtained by inverting the logic of a signal input to an input terminal (11); a first transistor (20P) connected to the input terminal (11) so as to maintain an off state; and a second transistor (20N) connected to the output terminal (12) so as to maintain an off state.)

逻辑电路

技术领域

本发明涉及一种逻辑电路。

背景技术

作为与包括CMOS(complementary metal-oxide semiconductor：互补金属氧化物半导体)反相器的逻辑电路相关的技术，已知下面的技术。

例如，在专利文献1中记载了以下一种CMOS反相器电路，将第一P沟道FET与N沟道FET串联连接并连接于电源与地之间，将第一P沟道FET的栅极及N沟道FET的栅极与输入端子连接，将第一P沟道FET及N沟道FET的连接点与输出端子连接。该CMOS反相器电路具有开关控制单元，该开关控制单元将开关元件及与该开关元件串联连接的第二P沟道FET与第一P沟道FET并联连接，并且将第二P沟道FET的栅极与输入端子连接，监视电源的电压并在该电压变为大于规定的值时，使开关元件导通。

现有技术文献

专利文献

专利文献1：日本特开平09-214313号公报。

发明内容

发明要解决的问题

包括N沟道型的MOSFET(metal-oxide-semiconductor field-effect transistor：金属氧化物半导体场效应管)和P沟道型的MOSFET而构成的CMOS反相器在电源接通后且在电源电压上升为规定的电平为止的过渡期间内，存在发生CMOS反相器的输入不确定从而输出成为不固定、或者输出逻辑反转这样的现象的情况。由此，存在从CMOS反相器输出不期望的逻辑电平的信号且系统进行错误动作这样的问题。

本发明是鉴于上述的点而作出的发明，其目的在于提供一种能够在电源接通时抑制输出不期望的逻辑电平的信号的逻辑电路。

用于解决问题的方案

本发明所涉及的逻辑电路包括：反相器，其从输出端子输出使被输入到输入端子的信号的逻辑反转后的信号；第一晶体管，其以维持截止状态的方式与所述输入端子连接；以及第二晶体管，其以维持截止状态的方式与所述输出端子连接。

发明的效果

根据本发明，提供一种能够在电源接通时抑制输出不期望的逻辑电平的信号的逻辑电路。

附图说明

图1是示出比较例所涉及的逻辑电路的结构的一个例子的图。

图2是示出比较例所涉及的电路块的结构的图。

图3A是示出比较例所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图3B是示出比较例所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图3C是示出比较例所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图4A是示出比较例所涉及的逻辑电路的结构的一个例子的图。

图4B是示出比较例所涉及的逻辑电路的结构的一个例子的图。

图4C是示出比较例所涉及的逻辑电路的结构的一个例子的图。

图5是示出本发明的实施方式所涉及的逻辑电路的结构的一个例子的图。

图6是示出本发明的实施方式所涉及的电路块的结构的图。

图7是示出本发明的实施方式所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图8是示出本发明的其它实施方式所涉及的电路块的结构的图。

图9是示出本发明的其它实施方式所涉及的电路块的结构的图。

图10是示出本发明的实施方式所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图11是示出本发明的其它实施方式所涉及的电路块的结构的图。

图12是示出本发明的实施方式所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

图13是示出本发明的其它实施方式所涉及的电路块的结构的图。

图14是示出本发明的实施方式所涉及的电路块的在电源接通时的各节点的电压波形的一个例子的图。

具体实施方式

首先，在说明本发明的实施方式所涉及的逻辑电路之前，说明比较例所涉及的逻辑电路。

图1是示出比较例所涉及的逻辑电路1X1的结构的一个例子的图。比较例所涉及的逻辑电路1X1是构成一般的CMOS反相器的逻辑电路，构成为包括与电源线连接的P沟道型的MOSFET 10P以及与地线连接的N沟道型的MOSFET 10N。MOSFET 10P的栅极及MOSFET 10N的栅极分别与输入端子11连接，MOSFET 10P的漏极及MOSFET 10N的漏极分别与输出端子12连接。

图2是示出包括比较例所涉及的逻辑电路1X1而构成的电路块100X的结构的图。电路块100X构成为包括逻辑电路1X1、设置于逻辑电路1X1的前级的逻辑电路1X0、以及设置于逻辑电路1X1的后级的逻辑电路1X2。即，电路块100X是将逻辑电路1X0、1X1、1X2进行级联连接而构成的。逻辑电路1X0及1X2具有与图1所示的逻辑电路1X1的结构相同的结构。

在电源接通时，电源电压VDD上升为规定的电平，在系统的输入确定之前，电路块100X的输入节点IX的电位不固定(高阻抗状态)。在此，将P沟道型的MOSFET(下面表述为PMOS)的栅极阈值电压Vth设为Vtp，将泄漏电流设为Ipk。将N沟道型的MOSFET(下面表述为NMOS)的栅极阈值电压Vth设为Vtn，将泄漏电流设为Ink。

图3A是示出在满足第一条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下的、比较例所涉及的电路块100X的在电源接通时的各节点的电压波形的一个例子的图。在满足第一条件的情况下，逻辑电路1X0的输出节点a1、逻辑电路1X1的输出节点a2以及逻辑电路1X2的输出节点OX的电位分别为不固定。在电源电压VDD比MOSFET的栅极阈值电压Vth小的区域(Vth≤VDD)内，节点a1、a2、OX的电位也分别为不固定。此外，在Vth≤VDD的区域内，MOSFET的泄漏电流的影响是主要的。图3A所示的状态为Ipk与Ink均衡的情况下的状态。

图3B是示出在满足第二条件(|Vtp|<|Vtn|且Ipk>Ink)的情况下的、比较例所涉及的电路块100X的在电源接通时的各节点的电压波形的一个例子的图。在满足第二条件的情况下，成为依赖于PMOS的动作。在该情况下，在Vth≤VDD的区域内，显现PMOS的特性，NMOS几乎不进行动作。逻辑电路1X2的输出节点OX的电位由于PMOS的泄漏电流而上升为高电平。之后，当电源电压VDD的电平变高时，开始显现NMOS的特性(也就是说，NMOS开始进行动作)，输出节点OX的电位反转为低电平。即，在满足第二条件的情况下，在电源接通后的过渡期间内，根据逻辑电路1X0及1X1的状态，输出节点OX的电位从高电平反转为低电平。

图3C是示出在满足第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下的、比较例所涉及的电路块100X的在电源接通时的各节点的电压波形的一个例子的图。在满足第三条件的情况下，成为依赖于NMOS的动作。在该情况下，在Vth≤VDD的区域内，显现NMOS的特性，PMOS几乎不进行动作。逻辑电路1X2的输出节点OX的电位由于NMOS的泄漏电流而下降为低电平。之后，当电源电压VDD的电平变高时，开始显现PMOS的特性(也就是说，PMOS开始进行动作)，节点OX的电位反转为高电平。即，在满足第三条件的情况下，在电源接通后的过渡期间内，根据逻辑电路1X0及1X1的状态，输出节点OX的电位从低电平反转为高电平。

像这样，根据包括比较例所涉及的逻辑电路1X1的电路块100X，由于MOSFET的特性偏差，在电源接通后的过渡期间内，输出节点OX的电位不固定或发生反转。由此，输出不期望的逻辑电平的信号，存在系统进行错误动作的风险。如果调整PMOS与NMOS的尺寸比，则能够预计某种程度的改善效果，但是由于MOSFET的特性偏差，存在无法完全消除上述不妥当的情况。

图4A、图4B、图4C是示出能够抑制输出节点的不稳定的比较例所涉及的逻辑电路的结构的一个例子的图。图4A所示的逻辑电路1X1具有设置于输入端子11与地线之间的电阻元件13。图4B所示的逻辑电路1X1具有设置于电源线与输入端子11之间的电阻元件14。图4C所示的逻辑电路1X1具有设置于输入端子11与地线之间的DMOS(Double-DiffusedMOSFET：双扩散MOSFET)15。根据图4A至图4C所示的逻辑电路1X1，能够抑制在电源接通时的输出节点的电位的不稳定，另一方面，电流始终流过电阻元件13、14以及DMOS 15，因此存在功耗增大的这样的问题。

下面，在参照附图的同时说明本发明的实施方式。此外，在各附图中，对实质相同或等效的结构要素或部分标注相同的参照标记。

[第一实施方式]

图5是示出本发明的第一实施方式所涉及的逻辑电路1A1的结构的一个例子的图。逻辑电路1A1能够形成于单个半导体芯片。逻辑电路1A1构成为包括反相器10，该反相器10从输出端子12输出使被输入到输入端子11的信号的逻辑反转后的信号。反相器10具有P沟道型的MOSFET 10P和N沟道型的MOSFET 10N。MOSFET 10P的源极与电源线连接，栅极与输入端子11连接，漏极与输出端子12连接。MOSFET 10N的源极与地线连接，栅极与输入端子11连接，漏极与输出端子12连接。

逻辑电路1A1还具有以维持截止状态的方式与输入端子11连接的P沟道型的MOSFET 20P以及以维持截止状态的方式与输出端子12连接的N沟道型的MOSFET 20N。

MOSFET 20P的源极及栅极与电源线连接，漏极与输入端子11连接。MOSFET 20P通过源极及栅极与电源线连接从而维持截止状态。MOSFET 20N的源极及栅极与地线连接，漏极与输出端子12连接。MOSFET 20N通过源极及栅极与地线连接从而维持截止状态。

图6是示出包括本实施方式所涉及的逻辑电路1A1而构成的电路块100A的结构的图。电路块100A能够形成于单个半导体芯片。电路块100A构成为包括逻辑电路1A1、设置于逻辑电路1A1的前级的逻辑电路1A0以及设置于逻辑电路1A1的后级的逻辑电路1A2。即，电路块100A是将逻辑电路1A0、1A1、1A2进行级联连接而构成的。逻辑电路1A0及1A2具有与图1所示的比较例所涉及的逻辑电路1X1的结构相同的结构。

图7是示出电路块100A的在电源接通时的各节点的电压波形的一个例子的图。在电源电压VDD比MOSFET的栅极阈值电压Vth小的区域(Vth≤VDD)、即电路未正常地进行动作的区域内，MOSFET的泄漏电流的影响是主要的。在该区域内，由于与逻辑电路1A1的输入端子11连接的MOSFET 20P的泄漏电流，输入端子11的电位被固定为高电平。另外，由于与逻辑电路1A1的输出端子12连接的MOSFET 20N的泄漏电流，输出端子12的电位被固定为低电平。由此，后级的逻辑电路1A2的输出节点OX的电位被固定为高电平。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A，即使在满足上述的第一条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下，输出节点OX的电位也不为不固定，即使在满足上述的第二条件(|Vtp|<|Vtn|且Ipk>Ink)或第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下，输出节点OX的电位也没有反转。即，能够在电源接通时抑制输出不期望的逻辑电平的信号。因而，能够抑制在电源接通时发生系统的错误动作的风险。另外，MOSFET 20P及MOSFET20N由于始终维持截止状态，因此能够抑制功耗的增大。另外，MOSFET 20P、20N不会对电路动作产生影响。

[第二实施方式]

图8是示出本发明的第二实施方式所涉及的逻辑电路1A1的结构的一个例子的图。逻辑电路1A1构成为包括反相器10，该反相器10从输出端子12输出使被输入到输入端子11的信号的逻辑反转后的信号。反相器10具有P沟道型的MOSFET 10P和N沟道型的MOSFET 10N。MOSFET 10P的源极与电源线连接，栅极与输入端子11连接，漏极与输出端子12连接。MOSFET10N的源极与地线连接，栅极与输入端子11连接，漏极与输出端子12连接。

逻辑电路1A1还具有以维持截止状态的方式与输入端子11连接的P沟道型的MOSFET 20P以及以维持截止状态的方式与输出端子12连接的P沟道型的MOSFET 21P。

MOSFET 20P的源极及栅极与电源线连接，漏极与输入端子11连接。MOSFET 20P通过源极及栅极与电源线连接，从而维持截止状态。MOSFET 21P的源极与输出端子12连接，栅极与电源线连接，漏极与地线连接。MOSFET 21P通过栅极与电源线连接，从而维持截止状态。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A(参照图6)，与第一实施方式所涉及的电路块100A同样地，在Vth≤VDD的区域内，由于与逻辑电路1A1的输入端子11连接的MOSFET 20P的泄漏电流，输入端子11的电位被固定为高电平。另外，由于与逻辑电路1A1的输出端子12连接的MOSFET 21P的泄漏电流，输出端子12的电位被固定为低电平。由此，后级的逻辑电路1A2的输出节点OX的电位被固定为高电平。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A，即使在满足上述的第一条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下，输出节点OX的电位也不为不固定，即使在满足上述的第二条件(|Vtp|<|Vtn|且Ipk>Ink)或第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下，输出节点OX的电位也没有反转。即，能够在电源接通时抑制输出不期望的逻辑电平的信号。因而，能够抑制在电源接通时发生系统的错误动作的风险。另外，MOSFET 20P及MOSFET21P由于始终维持截止状态，因此能够抑制功耗的增大。另外，MOSFET 20P、21P不会对电路动作产生影响。

[第三实施方式]

图9是示出本发明的第三实施方式所涉及的逻辑电路1A1的结构的一个例子的图。逻辑电路1A1构成为包括反相器10，该反相器10从输出端子12输出使被输入到输入端子11的信号的逻辑反转后的信号。反相器10具有P沟道型的MOSFET 10P和N沟道型的MOSFET 10N。MOSFET 10P的源极与电源线连接，栅极与输入端子11连接，漏极与输出端子12连接。MOSFET10N的源极与地线连接，栅极与输入端子11连接，漏极与输出端子12连接。

逻辑电路1A1还具有：P沟道型的MOSFET 20P，其以维持截止状态的方式与输入端子11连接；P沟道型的MOSFET 22P，其与输入端子11连接，在电源接通时实现反相器10的锁存动作；以及N沟道型的MOSFET 20N，其以维持截止状态的方式与输出端子12连接。

MOSFET 20P的源极及栅极与电源线连接，漏极与输入端子11连接。MOSFET 20P通过源极及栅极与电源线连接，从而维持截止状态。MOSFET 22P的源极与电源线连接，栅极与输出端子12连接，漏极与输入端子11连接。MOSFET 20N的源极及栅极与地线连接，漏极与输出端子12连接。MOSFET 20N通过源极及栅极与地线连接，从而维持截止状态。

图10是示出包括本实施方式所涉及的逻辑电路1A1的电路块100A(图6参照)的在电源接通时的各节点的电压波形的一个例子的图。在电源电压VDD比MOSFET的栅极阈值电压Vth小的区域(Vth≤VDD)、即电路未正常地进行动作的区域内，MOSFET的泄漏电流的影响是主要的。在该区域内，由于与逻辑电路1A1的输入端子11连接的MOSFET 20P的泄漏电流，输入端子11的电位被固定为高电平。另外，由于与逻辑电路1A1的输出端子12连接的MOSFET20N的泄漏电流，输出端子12的电位被固定为低电平。另外，与逻辑电路1A1的输入端子11连接的MOSFET 22P通过输出端子12的电位被固定为低电平，从而维持导通状态。由此，实现保持使输入端子11的电位为高电平且使输出端子12的电位为低电平的状态的锁存动作。由此，后级的逻辑电路1A2的输出节点OX的电位被固定为高电平。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A，即使在满足上述的第一条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下，输出节点OX的电位也不为不固定，即使在满足上述的第二条件(|Vtp|<|Vtn|且Ipk>Ink)或第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下，输出节点OX的电位也没有反转。即，能够在电源接通时抑制输出不期望的逻辑电平的信号。因而，能够抑制在电源接通时发生系统的错误动作的风险。另外，MOSFET 20P及MOSFET20N始终维持截止状态。MOSFET 22P过渡性地变为导通状态，但是不会流动稳定的电流。因而，能够抑制功耗的增大。另外，MOSFET 20P、22P、20N不会对电路动作产生影响。另外，由于通过MOSFET 22P来实现锁存动作，因此能够进一步提高电源接通时的动作的稳定性。

此外，还能够将本实施方式所涉及的MOSFET 22P与第二实施方式所涉及的逻辑电路1A1(参照图8)的输入端子11连接。

[第四实施方式]

图11是示出本发明的第四实施方式所涉及的逻辑电路1A1的结构的一个例子的图。逻辑电路1A1构成为包括反相器10，该反相器10从输出端子12输出使被输入到输入端子11的信号的逻辑反转后的信号。反相器10具有P沟道型的MOSFET 10P和N沟道型的MOSFET 10N。MOSFET 10P的源极与电源线连接，栅极与输入端子11连接，漏极与输出端子12连接。MOSFET10N的源极与地线连接，栅极与输入端子11连接，漏极与输出端子12连接。

逻辑电路1A1还具有：N沟道型的MOSFET 23N，其以维持截止状态的方式与输入端子11连接；以及P沟道型的MOSFET 23P，其以维持截止状态的方式与输出端子12连接。

MOSFET 23N的源极及栅极与地线连接，漏极与输入端子11连接。MOSFET 23N通过源极及栅极与地线连接从而维持截止状态。MOSFET 23P的源极及栅极与电源线连接，漏极与输出端子12连接。MOSFET 23P通过源极及栅极与电源线连接，从而维持截止状态。

图12是示出包括本实施方式所涉及的逻辑电路1A1的电路块100A(图6参照)的在电源接通时的各节点的电压波形的一个例子的图。在电源电压VDD比MOSFET的栅极阈值电压Vth小的区域(Vth≤VDD)、即电路未正常地进行动作的区域内，MOSFET的泄漏电流的影响是主要的。在该区域内，由于与逻辑电路1A1的输入端子11连接的MOSFET 23N的泄漏电流，从而输入端子11的电位被固定为低电平。另外，由于与逻辑电路1A1的输出端子12连接的MOSFET 23P的泄漏电流，从而输出端子12的电位被固定为高电平。由此，后级的逻辑电路1A2的输出节点OX的电位被固定为低电平。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A，即使在满足上述的条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下，输出节点OX的电位也不为不固定，即使在满足上述的第二条件(|Vtp|<|Vtn|且Ipk>Ink)或第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下，输出节点OX的电位也没有反转。即，能够在电源接通时抑制输出不期望的逻辑电平的信号。因而，能够抑制在电源接通时发生系统的错误动作的风险。另外，MOSFET 23P及MOSFET 23N由于始终维持截止状态，因此能够抑制功耗的增大。另外，MOSFET 23P、23N不会对电路动作产生影响。

[第五实施方式]

图13是示出本发明的第五实施方式所涉及的逻辑电路1A1的结构的一个例子的图。逻辑电路1A1构成为包括反相器10，该反相器10从输出端子12输出使被输入到输入端子11的信号的逻辑反转后的信号。反相器10具有P沟道型的MOSFET 10P和N沟道型的MOSFET 10N。MOSFET 10P的源极与电源线连接，栅极与输入端子11连接，漏极与输出端子12连接。MOSFET10N的源极与地线连接，栅极与输入端子11连接，漏极与输出端子12连接。

逻辑电路1A1还具有：N沟道型的MOSFET 23N，其以维持截止状态的方式与输入端子11连接；N沟道型的MOSFET 24N，其与输入端子11连接，在电源接通时实现反相器10的锁存动作；以及P沟道型的MOSFET 23P，其以维持截止状态的方式与输出端子12连接。

图14是示出电路块100A的在电源接通时的各节点的电压波形的一个例子的图。在电源电压VDD比MOSFET的栅极阈值电压Vth小的区域(Vth≤VDD)、即电路未正常地进行动作的区域内，MOSFET的泄漏电流的影响是主要的。在该区域内，由于与逻辑电路1A1的输入端子11连接的MOSFET 23N的泄漏电流，输入端子11的电位被固定为低电平。另外，由于与逻辑电路1A1的输出端子12连接的MOSFET 23P的泄漏电流，输出端子12的电位被固定为高电平。另外，与逻辑电路1A的输入端子11连接的MOSFET 24N通过输出端子12的电位被固定为高电平，从而维持导通状态。由此，实现保持使输入端子11的电位为低电平且使输出端子12的电位为高电平的状态的锁存动作。由此，后级的逻辑电路1A2的输出节点OX的电位被固定为低电平。

根据包括本实施方式所涉及的逻辑电路1A1的电路块100A，即使在满足上述的第一条件(|Vtp|≈|Vtn|且Ipk≈Ink)的情况下，输出节点OX的电位也不为不固定，即使在满足上述的第二条件(|Vtp|<|Vtn|且Ipk>Ink)或第三条件(|Vtp|>|Vtn|且Ipk<Ink)的情况下，输出节点OX的电位也没有反转。即，能够在电源接通时抑制输出不期望的逻辑电平的信号。因而，能够抑制在电源接通时发生系统的错误动作的风险。另外，MOSFET 23P及MOSFET23N始终维持截止状态。虽然MOSFET 24N过渡性地变为导通状态，但是不会流动稳定的电流。因而，能够抑制功耗的增大。另外，MOSFET 23N、24N、23P不会对电路动作产生影响。另外，由于通过MOSFET 24N来实现锁存动作，因此能够进一步提高电源接通时的动作的稳定性。

附图标记说明

1A0、1A1、1A2：逻辑电路；10：反相器；10P、10N：MOSFET；11：输入端子；12：输出端子；20P、20N、21P、22P、23N、23P、24N：MOSFET；100A：电路块。