阅读说明：本技术 半导体芯片 (Semiconductor chip ) 是由 崔善明 朴珉秀 于 2019-10-18 设计创作，主要内容包括：一种半导体芯片包括第一半导体器件和第二半导体器件。第一半导体器件包括错误检测电路。第二半导体器件与第一半导体器件层叠并且经由第一穿通电极和第二穿通电极电连接到第一半导体器件。第一半导体器件和第二半导体器件被配置为根据操作模式而经由第二穿通电极来接收或输出第一数据和第二数据,并且被配置为使用错误检测电路来检测第一数据的错误和第二数据的错误。(A semiconductor chip includes a first semiconductor device and a second semiconductor device. The first semiconductor device includes an error detection circuit. The second semiconductor device is stacked with the first semiconductor device and electrically connected to the first semiconductor device via the first through electrode and the second through electrode. The first and second semiconductor devices are configured to receive or output first and second data via the second through electrode according to an operation mode, and configured to detect an error of the first data and an error of the second data using an error detection circuit.)

半导体芯片

相关申请的交叉引用

本申请要求2019年3月5日提交的申请号为10-2019-0025316的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的实施例涉及检测经由穿通电极接收或输出的数据的错误的半导体芯片。

背景技术

近来，已经使用用于在每个时钟周期期间接收或输出多比特位数据的各种设计方案来提高半导体器件的操作速度。如果半导体器件的数据传输速度变得更快，则在半导体器件中传输数据时发生错误的可能性增大。这会在数据传输过程中引起可靠性问题。

每当在半导体器件中传输数据时，就可以产生能够检测错误发生的错误码，并将其与数据一起传输，以提高数据传输的可靠性。错误码可以包括能够检测错误的循环冗余校验和错误检测码(EDC)以及能够校正错误的错误校正码(ECC)。

近来，已经开发了三维半导体芯片以增大存储器的集成密度。三维半导体芯片中的每个芯片可以通过垂直层叠多个半导体器件来实现，以在有限的面积上实现最大集成密度。

每个三维半导体芯片可以使用穿通硅通孔(TSV)技术来实现，该技术使用垂直地穿透半导体器件的硅通孔将所有层叠的半导体器件彼此电连接。因此，与使用焊线制造的三维半导体芯片相比，使用TSV制造的三维半导体芯片可以减小封装面积。

发明内容

根据一个实施例，一种半导体芯片包括第一半导体器件和第二半导体器件。第一半导体器件包括错误检测电路。第二半导体器件与第一半导体器件层叠并且经由第一穿通电极和第二穿通电极与第一半导体器件电连接。第一半导体器件和第二半导体器件被配置为根据操作模式而经由第二穿通电极来接收或输出第一数据和第二数据，并且被配置为使用错误检测电路来检测第一数据的错误和第二数据的错误。

根据另一实施例，一种半导体芯片包括第一半导体器件和第二半导体器件。第一半导体器件包括第一错误检测电路。第二半导体器件包括第二错误检测电路。第二半导体器件与第一半导体器件层叠并且经由第一穿通电极和第二穿通电极与第一半导体器件电连接。第一半导体器件和第二半导体器件被配置为在第一写入操作和第一读取操作期间经由第二穿通电极来接收或输出第一数据和第二数据，并且被配置为使用第一错误检测电路和第二错误检测电路来检测第一数据的错误和第二数据的错误。

附图说明

图1是示出根据本公开的一个实施例的半导体芯片的配置的框图。

图2是示出图1的半导体芯片中包括的控制电路的配置的框图。

图3是示出图2的控制电路中包括的控制信号发生电路的配置的电路图。

图4是示出由图2的控制电路中包括的寄存器和控制信号发生电路根据图1的半导体芯片的操作模式而产生的信号的逻辑电平的图表。

图5是示出图1的半导体芯片中包括的第一路径控制电路的配置的电路图。

图6是示出图1的半导体芯片中包括的第二路径控制电路的配置的电路图。

图7示出根据本公开的一个实施例的半导体芯片的第一写入操作路径。

图8示出根据本公开的一个实施例的半导体芯片的第一读取操作路径。

图9示出根据本公开的一个实施例的半导体芯片的第二写入操作路径。

图10示出根据本公开的一个实施例的半导体芯片的第二读取操作路径。

具体实施方式

本文中参考附图描述了本公开的有限数量的可能实施例。这些描述的实施例是出于说明性目的，而不旨在限制本公开的范围。

如图1所示，根据一个实施例的半导体芯片1可以包括第一半导体器件10、第一穿通电极20(诸如，穿通硅通孔(TSV))、第二穿通电极30(诸如，穿通硅通孔(TSV))和第二半导体器件40。

第一半导体器件10可以包括控制电路11、第一输入/输出(I/O)电路12、第一路径控制电路13、第一存储电路14和第一错误检测电路15。

控制电路11可以产生使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，所述信号之一根据操作模式而选择性地被使能。控制电路11可以经由第一穿通电极20将使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL输出到第二半导体器件40。下面参考图4来详细描述使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>和选择信号SEL的逻辑电平，所述信号之一根据操作模式而选择性地被使能。

操作模式可以包括第一写入操作、第一读取操作、第二写入操作和第二读取操作。第一写入操作可以是被执行以将从第一半导体器件10输出的第一数据D1储存到第二半导体器件40中的操作，并且第一读取操作可以是被执行以将从第二半导体器件40输出的第二数据D2输出到外部设备的操作。另外，第二写入操作可以是被执行以将由外部设备提供的外部数据ED储存到第一半导体器件10中的操作，并且第二读取操作可以是被执行以将储存在第一半导体器件10中的第一内部数据ID1输出到外部设备的操作。

第一I/O电路12可以将第二穿通电极30电连接到第一传输I/O线TIO1和第二传输I/O线TIO2。第一I/O电路12可以经由第二穿通电极30将第一数据D1输出到第二半导体器件40。第一I/O电路12可以从第二半导体器件40接收第二数据D2。

更具体地，第一I/O电路12可以使用第一收发器TX11、第一接收器RX11和第二接收器RX12来实现。第一收发器TX11可以经由第二穿通电极30将被加载在第一传输I/O线TIO1和第二传输I/O线TIO2上的第一数据D1输出到第二半导体器件40。第一接收器RX11可以经由第二穿通电极30从第二半导体器件40接收第二数据D2，并且可以将第二数据D2输出到第一传输I/O线TIO1。第二接收器RX12可以经由第二穿通电极30从第二半导体器件40接收第二数据D2，并且可以将第二数据D2输出到第二传输I/O线TIO2。

基于使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第一路径控制电路13可以在第一写入操作期间从由外部设备(未示出)提供的外部数据ED来产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1。基于使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第一路径控制电路13可以在第一读取操作期间从被加载在第一传输I/O线TIO1上的第二数据D2来产生外部数据ED，以将外部数据ED输出到外部设备(未示出)。基于使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第一路径控制电路13可以在第二写入操作期间从由外部设备(未示出)提供的外部数据ED来产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1，并且可以从外部数据ED产生第一内部数据ID1。基于使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第一路径控制电路13可以在第二读取操作期间从第一内部数据ID1产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1，并且可以从第一内部数据ID1产生外部数据ED，以将外部数据ED输出外部设备(未示出)。

在第二写入操作期间，第一存储电路14可以储存第一内部数据ID1。在第二读取操作期间，第一存储电路14可以输出其中储存的第一内部数据ID1。

第一错误检测电路15可以检测被加载在第一传输I/O线TIO1上的第一数据D1和第二数据D2的错误，以产生第一检测信号DET1。第一错误检测电路15可以将第一检测信号DET1输出到外部设备(未示出)。在第一写入操作、第一读取操作、第二写入操作和第二读取操作期间，第一错误检测电路15可以对第一数据D1和第二数据D2的错误进行检测以产生第一检测信号DET1。第一错误检测电路15可以通过循环冗余校验来检测第一数据D1和第二数据D2的错误以产生第一检测信号DET1。

第二半导体器件40可以包括第二I/O电路41、第二路径控制电路42、第二存储电路43和第二错误检测电路44。

第二I/O电路41可以将第二穿通电极30电连接到第三传输I/O线TIO3和第四传输I/O线TIO4。第二I/O电路41可以经由第二穿通电极30将第二数据D2输出到第一半导体器件10。第二I/O电路41可以从第一半导体器件10接收第一数据D1。

更具体地，第二I/O电路41可以使用第二收发器TX41、第三接收器RX41和第四接收器RX42来实现。第二收发器TX41可以经由第二穿通电极30将被加载在第三传输I/O线TIO3和第四传输I/O线TIO4上的第二数据D2输出到第一半导体器件10。第三接收器RX41可以经由第二穿通电极30从第一半导体器件10接收第一数据D1，并且可以将第一数据D1输出到第三传输I/O线TIO3。第四接收器RX42可以经由第二穿通电极30从第一半导体器件10接收第一数据D1，并且可以将第一数据D1输出到第四传输I/O线TIO4。

基于经由第一穿通电极20输入的使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第二路径控制电路42可以在第一写入操作期间通过第三传输I/O线TIO3接收第一数据D1以产生第二内部数据ID2。基于经由第一穿通电极20输入的使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，第二路径控制电路42可以在第一读取操作期间通过第三传输I/O线TIO3将第二内部数据ID2输出为第二数据D2。

在第一写入操作期间，第二存储电路43可以储存第二内部数据ID2。在第一读取操作期间，第二存储电路43可以输出储存在其中的第二内部数据ID2。

第二错误检测电路44可以检测被加载在第三传输I/O线TIO3上的第一数据D1和第二数据D2的错误，以产生第二检测信号DET2。第二错误检测电路44可以将第二检测信号DET2输出到外部设备(未示出)。第二错误检测电路44可以在第一写入操作和第一读取操作期间对第一数据D1和第二数据D2的错误进行检测以产生第二检测信号DET2。第二错误检测电路44可以通过循环冗余校验来检测第一数据D1和第二数据D2的错误以产生第二检测信号DET2。尽管第二错误检测电路44被实现为通过在第一写入操作和第一读取操作期间对第一数据D1和第二数据D2的错误进行检测来产生第二检测信号DET2，但是第二错误检测电路44可以被实现为在第一错误检测电路15工作时不工作。在第二半导体器件40独立地执行写入操作和读取操作的情况下，第二错误检测电路44可以被实现为通过对被加载在第三传输I/O线TIO3上的数据的错误进行检测来产生第二检测信号DET2。

同时，尽管在图1中第一半导体器件10和第二半导体器件40被示为彼此横向相邻，但是第一半导体器件10和第二半导体器件40可以垂直地层叠并且可以经由第一穿通电极20和第二穿通电极30彼此电连接。此外，尽管图1示出了半导体芯片1包括第一半导体器件10和第二半导体器件40的示例，但是，根据不同的实施例，半导体芯片1可以被配置为包括可以顺序地层叠的三个或更多个半导体器件。

参考图2，控制电路11可以包括寄存器110和控制信号发生电路120。

寄存器110可以产生模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS以及复位信号RST。模式使能信号EN3DS可以包括关于第一写入操作、第一读取操作、第二写入操作和第二读取操作的信息。寄存器110可以使用包括多个寄存器的模式寄存器组(MRS)来实现，从而储存关于半导体芯片1的操作模式的信息。

控制信号发生电路120可以产生使能信号EN、第一写入控制信号WT_CON<1>、第二写入控制信号WT_CON<2>、第一读取控制信号RD_CON<1>、第二读取控制信号RD_CON<2>以及选择信号SEL，所述信号之一根据模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS和复位信号RST的逻辑电平组合而选择性地被使能。

参考图3，控制信号发生电路120可以包括使能信号发生电路121、传输控制信号发生电路122、写入控制信号发生电路123和读取控制信号发生电路124。

使能信号发生电路121可以使用串联耦接的反相器IV11和IV12来实现。使能信号发生电路121可以将模式使能信号EN3DS延迟以产生使能信号EN。

传输控制信号发生电路122可以使用反相器IV21和IV22、或非门NOR21以及与非门NAND21和NAND22来实现。当输入到传输控制信号发生电路122的第一读取模式信号RDPIN具有逻辑“高”电平时，传输控制信号发生电路122可以产生被使能为具有逻辑“低”电平的传输控制信号TCONB。当输入到传输控制信号发生电路122的复位信号RST和第一写入模式信号WTPIN中的任意一个具有逻辑“高”电平时，传输控制信号发生电路122可以产生被禁止为具有逻辑“高”电平的传输控制信号TCONB。

写入控制信号发生电路123可以使用反相器IV31、IV32、IV33、IV34和IV35、与非门NAND31以及或非门NOR31来实现。当传输控制信号TCONB被禁止为具有逻辑“高”电平时，写入控制信号发生电路123可以产生第一写入控制信号WT_CON<1>和第二写入控制信号WT_CON<2>，所述信号之一根据使能信号EN、第二写入模式信号WTEN和第三写入模式信号WT3DS的逻辑电平组合而选择性地被使能。

读取控制信号发生电路124可以使用反相器IV41、IV42、IV43、IV44、IV45、IV46和IV47、与门AND41、或非门NOR41和NOR42以及与非门NAND41来实现。读取控制信号发生电路124可以产生第一读取控制信号RD_CON<1>和第二读取控制信号RD_CON<2>，所述信号之一根据模式使能信号EN3DS、第二读取模式信号RDEN和第三读取模式信号RD3DS的逻辑电平组合而选择性地被使能。当模式使能信号EN3DS被禁止为具有逻辑“低”电平并且传输控制信号TCONB被使能为具有逻辑“低”电平时，读取控制信号发生电路124可以产生被使能为具有逻辑“高”电平的选择信号SEL。

更具体地，参考图4描述由寄存器110和控制信号发生电路120根据操作模式而产生的信号的逻辑电平。

参考图4，在第一写入操作期间，寄存器110可以产生具有逻辑“高(H)”电平的模式使能信号EN3DS、具有逻辑“高(H)”电平的第一写入模式信号WTPIN、具有逻辑“高(H)”电平的第二写入模式信号WTEN、具有逻辑“高(H)”电平的第三写入模式信号WT3DS、具有逻辑“低(L)”电平的第一读取模式信号RDPIN、具有逻辑“低(L)”电平的第二读取模式信号RDEN、具有逻辑“低(L)”电平的第三读取模式信号RD3DS以及从逻辑“高(H)”电平转变为逻辑“低(L)”电平的复位信号RST。

在第一写入操作期间，控制信号发生电路120可以接收模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS和复位信号RST，以产生具有逻辑“高(H)”电平的使能信号EN、具有逻辑“高(H)”电平的第一写入控制信号WT_CON<1>、具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平的选择信号SEL。

在第一读取操作期间，寄存器110可以产生具有逻辑“高(H)”电平的模式使能信号EN3DS、具有逻辑“低(L)”电平的第一写入模式信号WTPIN、具有逻辑“低(L)”电平的第二写入模式信号WTEN、具有逻辑“低(L)”电平的第三写入模式信号WT3DS、具有逻辑“高(H)”电平的第一读取模式信号RDPIN、具有逻辑“高(H)”电平的第二读取模式信号RDEN、具有逻辑“高(H)”电平的第三读取模式信号RD3DS以及从逻辑“高(H)”电平转换为逻辑“低(L)”电平的复位信号RST。

在第一读取操作期间，控制信号发生电路120可以接收模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS和复位信号RST，以产生具有逻辑“高(H)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“低(L)”电平的第二写入控制信号WT_CON<2>、具有逻辑“高(H)”电平的第一读取控制信号RD_CON<1>、具有逻辑“高(H)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平选择信号SEL。

在第二写入操作期间，寄存器110可以产生具有逻辑“低(L)”电平的模式使能信号EN3DS、具有逻辑“高(H)”电平的第一写入模式信号WTPIN、具有逻辑“高(H)”电平的第二写入模式信号WTEN、具有逻辑“低(L)”电平的第三写入模式信号WT3DS、具有逻辑“低(L)”电平的第一读取模式信号RDPIN、具有逻辑“低(L)”电平的第二读取模式信号RDEN、具有逻辑“低(L)”电平的第三读取模式信号RD3DS以及从逻辑“高(H)”电平转换为逻辑“低(L)”电平的复位信号RST。

在第二写入操作期间，控制信号发生电路120可以接收模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS和复位信号RST，以产生具有逻辑“低(L)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平的选择信号SEL。

在第二读取操作期间，寄存器110可以产生具有逻辑“低(L)”电平的模式使能信号EN3DS、具有逻辑“低(L)”电平的第一写入模式信号WTPIN、具有逻辑“低(L)”电平的第二写入模式信号WTEN、具有逻辑“低(L)”电平的第三写入模式信号WT3DS、具有逻辑“高(H)”电平的第一读取模式信号RDPIN、具有逻辑“高(H)”电平的第二读取模式信号RDEN、具有逻辑“低(L)”电平的第三读取模式信号RD3DS以及从逻辑“高(H)”电平转换为逻辑“低(L)”电平的复位信号RST。

在第二读取操作期间，控制信号发生电路120可以接收模式使能信号EN3DS、第一写入模式信号WTPIN、第二写入模式信号WTEN、第三写入模式信号WT3DS、第一读取模式信号RDPIN、第二读取模式信号RDEN、第三读取模式信号RD3DS和复位信号RST，以产生具有逻辑“低(L)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“低(L)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“高(H)”电平的选择信号SEL。

参考图5，第一路径控制电路13可以包括第一写入路径控制电路131和第一读取路径控制电路132。

第一写入路径控制电路131可以使用第一缓冲器IV51、第一传输门T51和第二传输门T52来实现。

当第一写入控制信号WT_CON<1>具有逻辑“高”电平而第一反相写入控制信号WT_CONB<1>具有逻辑“低”电平时，第一缓冲器IV51可以被导通。因此，当第一写入控制信号WT_CON<1>具有逻辑“高”电平而第一反相写入控制信号WT_CONB<1>具有逻辑“低”电平时，第一缓冲器IV51可以将被加载在第二传输I/O线TIO2上的信号反相缓冲以产生第一内部数据ID1。当第二写入控制信号WT_CON<2>具有逻辑“高”电平而第二反相写入控制信号WT_CONB<2>具有逻辑“低”电平时，第一传输门T51可以被导通。因此，当第二写入控制信号WT_CON<2>具有逻辑“高”电平而第二反相写入控制信号WT_CONB<2>具有逻辑“低”电平时，第一传输门T51可以从外部数据ED产生第一数据D1，以通过第一传输I/O线TIO1输出第一数据D1。当使能信号EN具有逻辑“低”电平而反相使能信号ENB具有逻辑“高”电平时，第二传输门T52可以被导通，以从外部数据ED产生第一内部数据ID1。第一反相写入控制信号WT_CONB<1>可以通过将第一写入控制信号WT_CON<1>的逻辑电平反相来产生，并且第二反相写入控制信号WT_CONB<2>可以通过将第二写入控制信号WT_CON<2>的逻辑电平反相来产生。此外，反相使能信号ENB可以通过将使能信号EN的逻辑电平反相来产生。

第一读取路径控制电路132可以使用第二缓冲器IV52、第三传输门T53、第四传输门T54和第五传输门T55来实现。

当第一读取控制信号RD_CON<1>具有逻辑“高”电平并且第一反相读取控制信号RD_CONB<1>具有逻辑“低”电平时，第二缓冲器IV52可以被导通。因此，当第一读取控制信号RD_CON<1>具有逻辑“高”电平并且第一反相读取控制信号RD_CONB<1>具有逻辑“低”电平时，第二缓冲器IV52可以将被加载在第一传输I/O线TIO1上的信号反相缓冲以产生外部数据ED。当第二读取控制信号RD_CON<2>具有逻辑“高”电平并且第二反相读取控制信号RD_CONB<2>具有逻辑“低”电平时，第三传输门T53可以被导通以通过第二传输I/O线TIO2输出第一内部数据ID1。当使能信号EN具有逻辑“低”电平并且反相使能信号ENB具有逻辑“高”电平时，第四传输门T54可以被导通以从第一内部数据ID1产生外部数据ED。当选择信号SEL具有逻辑“高”电平并且反相选择信号SELB具有逻辑“低”电平时，第五传输门T55可以被导通以通过第一传输I/O线TIO1输出第一内部数据ID1。第一反相读取控制信号RD_CONB<1>可以通过将第一读取控制信号RD_CON<1>的逻辑电平反相来产生，并且第二反相读取控制信号RD_CONB<2>可以通过将第二读取控制信号RD_CON<2>的逻辑电平反相来产生。此外，反相选择信号SELB可以通过将选择信号SEL的逻辑电平反相来产生。

参考图6，第二路径控制电路42可以包括第二写入路径控制电路421和第二读取路径控制电路422。

第二写入路径控制电路421可以使用第三缓冲器IV61、第六传输门T61和第七传输门T62来实现。

当第一写入控制信号WT_CON<1>具有逻辑“高”电平并且第一反相写入控制信号WT_CONB<1>具有逻辑“低”电平时，第三缓冲器IV61可以被导通。因此，当第一写入控制信号WT_CON<1>具有逻辑“高”电平并且第一反相写入控制信号WT_CONB<1>具有逻辑“低”电平时，第三缓冲器IV61可以将被加载在第三传输I/O线TIO3上的信号反相缓冲以产生第二内部数据ID2。当第二写入控制信号WT_CON<2>具有逻辑“高”电平并且第二反相写入控制信号WT_CONB<2>具有逻辑“低”电平时，第六传输门T61可以被导通。当使能信号EN具有逻辑“低”电平并且反相使能信号ENB具有逻辑“高”电平时，第七传输门T62可以被导通。

第二读取路径控制电路422可以使用第四缓冲器IV62、第八传输门T63、第九传输门T64和第十传输门T65来实现。

当第一读取控制信号RD_CON<1>具有逻辑“高”电平并且第一反相读取控制信号RD_CONB<1>具有逻辑“低”电平时，第四缓冲器IV62可以被导通。当第二读取控制信号RD_CON<2>具有逻辑“高”电平并且第二反相读取控制信号RD_CONB<2>具有逻辑“低”电平时，第八传输门T63可以被导通以通过第三传输I/O线TIO3输出第二内部数据ID2。当使能信号EN具有逻辑“低”电平并且反相使能信号ENB具有逻辑“高”电平时，第九传输门T64可以被导通。当选择信号SEL具有逻辑“高”电平并且反相选择信号SELB具有逻辑“低”电平时，第十传输门T65可以被导通以通过第四传输I/O线TIO4输出第二内部数据ID2。

参考图7描述通过半导体芯片1的第一写入操作路径产生第一数据D1的操作和以及检测第一数据D1的错误的操作。

参考图7，在第一写入操作期间，控制电路11可以产生具有逻辑“高(H)”电平的使能信号EN、具有逻辑“高(H)”电平的第一写入控制信号WT_CON<1>、具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平的选择信号SEL。

在第一写入操作期间，基于具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>，第一路径控制电路13可以从由外部设备(未示出)提供的外部数据ED产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1。

第一I/O电路12可以通过第二穿通电极30将第一数据D1输出到第二半导体器件40。

第一错误检测电路15可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生第一检测信号DET1并将其输出到外部设备。

第二I/O电路41可以经由第二穿通电极30从第一半导体器件10接收第一数据D1，并且可以将第一数据D1输出到第三传输I/O线TIO3和第四传输I/O线TIO4。

基于经由第一穿通电极20输入的具有逻辑“高(H)”电平的第一写入控制信号WT_CON<1>，第二路径控制电路42可以通过第三传输I/O线TIO3接收第一数据D1，以产生第二内部数据ID2。

在第一写入操作期间，第二存储电路43可以储存第二内部数据ID2。

如上所述，在第一写入操作期间，半导体芯片1可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生并输出第一检测信号DET1。

参考图8描述通过半导体芯片1的第一读取操作路径产生第二数据D2的操作和以及检测第二数据D2的错误的操作。

参考图8，在第一读取操作期间，控制电路11可以产生具有逻辑“高(H)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“低(L)”电平的第二写入控制信号WT_CON<2>、具有逻辑“高(H)”电平的第一读取控制信号RD_CON<1>、具有逻辑“高(H)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平的选择信号SEL。

在第一读取操作期间，第二存储电路43可以输出第二内部数据ID2。

基于经由第一穿通电极20输入的具有逻辑“高(H)”电平的第二读取控制信号RD_CON<2>，第二路径控制电路42可以通过第三传输I/O线TIO3将第二内部数据ID2输出为第二数据D2。

第二I/O电路41可以经由第二穿通电极30将第二数据D2输出到第一半导体器件10。

第一I/O电路12可以经由第二穿通电极30从第二半导体器件40接收第二数据D2，并且可以将第二数据D2输出到第一传输I/O线TIO1。

第一错误检测电路15可以检测被加载在第一传输I/O线TIO1上的第二数据D2的错误，以产生第一检测信号DET1并将其输出到外部设备。

在第一读取操作期间，基于具有逻辑“高(H)”电平的第一读取控制信号RD_CON<1>，第一路径控制电路13可以从被加载在第一传输I/O线TIO1上的第二数据D2产生外部数据ED，以将外部数据ED输出到外部设备。

如上所述，在第一读取操作期间，半导体芯片1可以检测被加载在第一传输I/O线TIO1上的第二数据D2的错误，以产生并输出第一检测信号DET1。

参考图9描述通过半导体芯片1的第二写入操作路径产生第一数据D1的操作以及检测第一数据D1的错误的操作。

参考图9，在第二写入操作期间，控制电路11可以产生具有逻辑“低(L)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“低(L)”电平的选择信号SEL。

在第二写入操作期间，基于具有逻辑“高(H)”电平的第二写入控制信号WT_CON<2>，第一路径控制电路13可以从由外部设备(未示出)提供的外部数据ED产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1。在第二写入操作期间，基于具有逻辑“低(L)”电平的使能信号EN，第一路径控制电路13可以从外部数据ED产生第一内部数据ID1。

第一错误检测电路15可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生第一检测信号DET1并将其输出到外部设备。

在第二写入操作期间，第一存储电路14可以储存第一内部数据ID1。

如上所述，在第二写入操作期间，半导体芯片1可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生并输出第一检测信号DET1。

参照图10描述通过半导体芯片1的第二读取操作路径产生第一数据D1的操作以及检测第一数据D1的错误的操作。

参考图10，在第二读取操作期间，控制电路11可以产生具有逻辑“低(L)”电平的使能信号EN、具有逻辑“低(L)”电平的第一写入控制信号WT_CON<1>、具有逻辑“低(L)”电平的第二写入控制信号WT_CON<2>、具有逻辑“低(L)”电平的第一读取控制信号RD_CON<1>、具有逻辑“低(L)”电平的第二读取控制信号RD_CON<2>以及具有逻辑“高(H)”电平的选择信号SEL。

在第二读取操作期间，第一存储电路14可以输出第一内部数据ID1。

在第二读取操作期间，基于具有逻辑“低(L)”电平的使能信号EN，第一路径控制电路13可以从第一内部数据ID1产生外部数据ED并将其输出。在第二读取操作期间，基于具有逻辑“高(H)”电平的选择信号SEL，第一路径控制电路13可以从第一内部数据ID1产生第一数据D1，以将第一数据D1输出到第一传输I/O线TIO1。

第一错误检测电路15可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生第一检测信号DET1并将其输出到外部设备。

如上所述，在第二读取操作期间，半导体芯片1可以检测被加载在第一传输I/O线TIO1上的第一数据D1的错误，以产生并输出第一检测信号DET1。

根据上述实施例，在针对半导体芯片中依次层叠的多个半导体器件的写入操作或读取操作期间，通过使用单个错误检测电路对被输入或输出的数据的错误进行检测，半导体芯片可以具有改善的检测数据错误的效率。