具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

各个实施例提供具有多个垂直堆叠的存储器单元的3D堆叠存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，该薄膜晶体管具有用作栅电极的字线区域、用作第一源电极/漏电极的位线区域和用作第二源电极/ 漏电极的源极线区域。每个TFT还包括绝缘存储器膜(例如，作为栅极电介质)和氧化物半导体(OS)沟道区域。

在一些实施例中，阶梯接触结构由通过介电层分隔开的导电层的堆叠件形成。阶梯结构为存储器阵列提供字线，并且形成导电通孔以向下延伸并且电连接至每个导电层。导电通孔的宽度可以变化。例如，随着通孔与存储器阵列的晶体管区域间隔得更远，导电通孔的宽度可以增大。蚀刻负载效应(例如，较宽的阶梯通孔临界尺寸用于更深的蚀刻深度，并且窄阶梯通孔临界尺寸用于浅蚀刻深度)用于防止开口的过度蚀刻和针对阶梯通孔的上层字线短路，由于上层和下层之间的台阶高度差异较大。可以实现材料节省(例如，掩模材料)、制造成本的降低和简单的工艺流程，以用于生产具有可靠字线接触连接的3D堆叠存储器阵列器件。

图1A、图1B和图1C示出了根据一些实施例的存储器阵列的示例。图1A以三维视图示出了存储器阵列200的部分的示例；图1B示出了存储器阵列200的电路图；并且图1C示出了根据一些实施例的存储器阵列200 的顶视图。存储器阵列200包括多个存储器单元202，存储器单元202可以布置成行和列的网格。存储器单元202可以进一步垂直堆叠以提供三维存储器阵列，从而增大器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如形成在半导体衬底上的一个或多个有源器件(例如，晶体管) 之上。

在一些实施例中，存储器阵列200是闪存阵列，诸如NOR闪存阵列等。每个存储器单元202可以包括具有绝缘存储器膜90作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦接至相应的字线(例如，导线72)，每个TFT 204的第一源极/漏极区域电耦接至相应的位线(例如，导线106)，并且每个TFT 204的第二源极/漏极区域电耦接至相应的源极线(例如，导线108)，源极线将第二源极/漏极区域电耦接至接地。存储器阵列200的同一垂直列中的存储器单元202可以共享公共位线(BL)116A和公共源极线(SL)116B，而存储器阵列200的同一水平行中的存储器单元202可以共享公共字线(WL)116C。

存储器阵列200包括多个垂直堆叠的导线72(例如，字线)和设置在相邻的导线72之间的介电层52。导线72在平行于下面的衬底(未在图1A 和图1B中明确示出)的主表面的方向上延伸。导线72可以具有阶梯配置，使得下部导线72长于上部导线72并且横向延伸超出上部导线72的端点。例如，在图1A中，示出了导线72的多个堆堆叠件，其中最顶部的导线72 最短，并且最底部的导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增大。以此方式，可以从存储器阵列200之上访问每条导线 72的部分，并且可以制成至每条导线72的暴露部分的导电接触。

存储器阵列200还包括多条导线106(例如，公共位线116A)和导线 108(例如，公共源极线116B)。导线106和108的每条可以在垂直于导线72的方向上延伸。介电材料98设置在相邻的导线106和导线108之间并且隔离相邻的导线106和导线108。在一些实施例中，介电材料98的至少部分是使用以降低的流量引入的含氢前体形成的低氢材料。例如，与氧化物半导体(OS)层92(如下所述)物理接触的介电材料98(例如，介电材料98A)的至少部分可以具有相对较低的氢浓度，诸如小于3个原子百分比(at％)。低氢浓度(例如，在上述范围内)可以减少氢扩散到OS 层92中，从而减少缺陷并且提高器件稳定性。例如，根据实施例，通过用介电材料98减少氢扩散，TFT 204的阈值电压(V_th)曲线可以在正偏置方向上偏移，增强TFT 204的稳定性。可以通过例如降低用于沉积介电材料 98的含氢前体的流量在介电材料98中实现相对较低的氢浓度。例如，在介电材料98包括氧化硅、氮化硅等的实施例中，可以通过具有相对较低的 SiH₄前体流量的工艺沉积介电材料98以抑制Ho或H+扩散到介电材料98 和OS层92中。

成对的导线106和108连同相交的导线72限定了每个存储器单元202 的边界，并且介电材料102设置在相邻的导线对106和108之间并且隔离相邻的导线对106和108。在一些实施例中，导线108电耦接至接地。虽然图1A示出了导线106相对于导线108的特定放置，但是应当理解，在其他实施例中可以颠倒导线106和108的放置。

如上所讨论的，存储器阵列200还可以包括氧化物半导体(OS)层92。 OS层92可以为存储器单元202的TFT 204提供沟道区域。例如，当通过相应的导线72施加适当的电压(例如，高于相应TFT 204的相应阈值电压 (V_th))时，OS层92的与导线72相交的区域可以允许电流从导线106 流到导线108(例如，在箭头206指示的方向上)。OS层92可以具有相对较低的氢浓度，诸如通过飞行时间二次离子质谱(ToF-SIMS)分析测量的在每立方厘米约1020至约1022个原子的范围内。结果，与具有较高氢浓度的OS层的TFT相比，可以提高TFT 204的稳定性。

存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为TFT 204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化铪锆、硅掺杂的氧化铪等。因此，存储器阵列200也可称为铁电随机存取存储器(FERAM)阵列。可选地，存储器膜90可以是多层结构，包括位于两个SiO_x层之间的SiN_x层(例如，ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。

在存储器膜90包括铁电材料的实施例中，存储器膜90可以在两个不同方向中的一个上极化，并且可以通过在存储器膜90两端施加适当的电压差并且生成适当的电场来改变极化方向。极化可以相对局部化(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以横跨多个存储器单元202延伸。取决于存储器膜90的特定区域的极化方向，相应的TFT 204的阈值电压变化，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，相应的TFT 204可以具有相对较低的阈值电压，而当存储器膜90的区域具有第二电极化方向时，相应的TFT 204可以具有相对较高的阈值电压。两个阈值电压之间的差异可以称为阈值电压偏移。较大的阈值电压偏移使得读取存储在相应存储器单元202中的数字值更容易(例如，更不容易出错)。

在这样的实施例中，为了对存储器单元202执行写入操作，在对应于存储器单元202的存储器膜90的部分两端施加写入电压。可以例如通过将适当的电压施加至相应的导线72(例如，字线)和相应的导线106/108(例如，位线/源极线)来施加写入电压。通过在存储器膜90的部分两端施加写入电压，可以改变存储器膜90的区域的极化方向。结果，相应的薄膜晶体管204的相应阈值电压也可以由低阈值电压切换到高阈值电压，反之亦然，并且可以在存储器单元202中存储数字值。因为导线72与导线106和 108相交，可以选择单独的存储器单元202用于写入操作。

在这样的实施例中，为了对存储器单元202执行读取操作，可以将读取电压(低阈值电压和高阈值电压之间的电压)施加至相应的导线72(例如，字线)。取决于存储器膜90的相应区域的极化方向，存储器单元202 的TFT 204可以或可以不开启。结果，导线106可以或可以不通过导线108 (例如，耦接至接地的源极线)放电，并且可以确定存储在存储器单元202 中的数字值。因为导线72与导线106和108相交，所以可以选择单独的存储器单元202用于读取操作。

图1A还示出了在后面的图中使用的存储器阵列200的参考横截面。横截面B-B’沿着导线72的纵轴并且在例如平行于TFT 204的电流方向的方向上。横截面C-C’垂直于横截面B-B’并且平行于导线72的纵轴。横截面 C-C’延伸穿过导线106。横截面D-D’平行于横截面C-C’并且延伸穿过介电材料102。为清楚起见，随后的图参考这些参考横截面。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，可以被掺杂(例如，具有p型或n 型掺杂剂)或未掺杂。衬底50可以是晶圆，诸如硅晶圆。通常地，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物 (BOX)层、氧化硅层等。绝缘体层提供在衬底(通常为硅或玻璃衬底) 上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底 50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。

图2还示出了可以形成在衬底50上方的电路。该电路包括位于衬底 50的顶面处的有源器件(例如，晶体管)。晶体管可以包括位于衬底50 的顶面上方的栅极介电层203和位于栅极介质层203上方的栅电极205。源极/漏极区域207设置在栅极介质层203和栅电极205的相对侧上的衬底 50中。栅极间隔件208沿着栅极介质层203的侧壁形成并且将源极/漏极区域207与栅电极205分隔开适当的横向距离。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。

第一ILD210围绕并且隔离源极/漏极区域207、栅极介电层203和栅电极205，并且第二ILD212位于第一ILD210上方。源极/漏极接触件214延伸穿过第二ILD212和第一ILD210并且电耦接至源极/漏极区域207，并且栅极接触件216延伸穿过第二ILD212并且电耦接至栅电极205。互连结构 220(包括一个或多个堆叠的介电层224和形成在一个或多个介电层224中的导电部件222)位于第二ILD212、源极/漏极接触件214和栅极接触件216 上方。虽然图2示出了两个堆叠的介电层224，但是应该理解，互连结构 220可以包括具有设置在其中的导电部件222的任意数量的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图2讨论了在衬底50上方形成的晶体管，但式也可以将其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)形成为功能电路的部分。

在图3A和图3B中，在图2的互连结构220上方形成多层堆叠件58。为了简单和清楚起见，可以从随后的附图中省略衬底50、晶体管、ILD和互连结构220。虽然多层堆叠件58示出为与互连结构220的介电层224接触，但是可以在衬底50和多层堆叠件58之间设置任意数量的中间层。例如，包括位于绝缘层(例如，低k介电层)中的导电部件的一个或多个附加互连层可以设置在衬底50和多层堆叠件58之间。在一些实施例中，可以图案化导电部件以为衬底50上的有源器件和/或存储器阵列200(见图 1A和图1B)提供电源线、接地线和/或信号线。

多层堆叠件58包括导电层54A-C(统称为导电层54)和介电层52A-D (统称为介电层52)的交替层。可以在后续步骤中图案化导电层54以限定导线54(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，并且介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。导电层54 和介电层52的每个可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。虽然图 3A和图3B示出了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。此外，多层堆叠件58可以包括任何数量的合适类型的材料层，并且材料层的数量和顺序可以基于旨在形成在多层堆叠件58中的期望器件。

图4到图12B是根据一些实施例的制造存储器阵列200的阶梯接触结构68的中间阶段的视图。图4至图11和图12B沿着图1A所示的参考横截面B-B’示出。图12A以三维视图示出。

在图4中，在多层堆叠件58上方形成光刻胶56。如上所讨论的，多层堆叠件58可以包括导电层54(标记为54A、54B和54C)和介电层52 (标记为52A、52B、52C和52D)的交替层。可以通过旋涂技术形成光刻胶56。

在图5中，图案化光刻胶56以暴露区域60中的多层堆叠件58，同时掩蔽多层堆叠件58的剩余部分。例如，多层堆叠件58的最顶部层(例如，介电层52D)可以暴露于区域60。可以使用可接受的光刻技术图案化光刻胶56。

在图6中，使用光刻胶56作为掩模，蚀刻区域60中的多层堆叠件58 的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以去除区域60中的介电层52D和导电层54C的部分以限定开口61。因为介电层52D和导电层54C具有不同的材料组分，用于去除这些层的暴露部分的蚀刻剂可以是不同的。在一些实施例中，导电层54C在蚀刻介电层52D时用作蚀刻停止层，并且介电层52C在蚀刻导电层54C时用作蚀刻停止层。结果，可以选择性地去除介电层52D和导电层54C的部分而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。可选地，可以使用定时蚀刻工艺以在开口61到达期望的深度之后停止开口61的蚀刻。在所得结构中，介电层52C暴露在区域60中。

在图7中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60和62中的多层堆叠件58的部分。例如，介电层52C 的顶面可以暴露在区域60中，并且介电层52D的顶面可以暴露在区域62 中。

在图8中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域 60和62中的介电层52D、导电层54C、介电层52C和导电层54B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为介电层 52D/52C和导电层54C/54B具有不同的材料组分，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54C在蚀刻介电层52D 时用作蚀刻停止层；介电层52C在蚀刻导电层54C时用作蚀刻停止层；导电层54B在蚀刻介电层52C时用作蚀刻停止层；并且介电层52B在蚀刻导电层54B时用作蚀刻停止层。结果，可以选择性地去除介电层52D/52C和导电层54B/54C的部分而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。此外，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分用作下面的层的掩模，因此，介电层52D和导电层54C的先前图案(见图7)可以转印至下面的介电层52C和导电层54B。在所得结构中，介电层52B暴露在区域60中，并且介电层52C暴露在区域62中。

在图9中，修整光刻胶56以暴露多层堆叠件58的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60、62和64中的多层堆叠件58的部分。例如，介电层52B的顶面可以暴露在区域60中；介电层52C的顶面可以暴露在区域62 中；并且介电层52D的顶面可以暴露在区域64中。

在图10中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60、62和64中的介电层52D、52C和52B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。在一些实施例中，导电层54C在蚀刻介电层52D时用作蚀刻停止层；导电层54B在蚀刻介电层52C时用作蚀刻停止层；并且导电层54A在蚀刻介电层52B时用作蚀刻停止层。结果，可以选择性地去除介电层52D、52C和52B的部分而不去除多层堆叠件58 的剩余层，并且开口61可以延伸至期望的深度。此外，在蚀刻工艺期间，每个导电层54用作下面的层的掩模，因此导电层54C/54B的先前图案(见图9)可以转印至下面的介电层52C/52B。在所得结构中，导电层54A暴露在区域60中；导电层54B暴露在区域62中；并且导电层54C暴露在区域64中。

在图11中，可以去除光刻胶56，诸如通过可接受的灰化或湿剥离工艺。因此，形成阶梯接触结构68。阶梯接触结构68包括交替的导电层54 和介电层52的堆叠件。下部导电层54更宽并且横向延伸超出上部导电层 54，并且每个导电层54的宽度在朝向衬底50的方向上增大。例如，导线 54A可以比导线54B长；导线54B可以比导线54C长；并且导线54C可以比导线54D长。结果，在随后的处理步骤中，可以从阶梯接触结构68之上制成至每个导电层54的导电接触件。

在图12A中，金属间电介质(IMD)70沉积在多层堆叠件58上方。IMD 70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃 (PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。IMD 70沿着导电层54的侧壁以及介电层52的侧壁延伸。此外，IMD 70可以与每个介电层52的顶面接触。

如图12A进一步所示，然后对IMD 70施加去除工艺以去除多层堆叠件58上方的过量介电材料。在一些实施例中，可以使用平坦化工艺(诸如化学机械抛光(CMP))、回蚀刻工艺、它们的组合等。根据一些实施例，平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件 58和IMD 70的顶面是齐平的。在其他实施例中，平坦化工艺将IMD 70平坦化到多层堆叠件58的最顶部层(例如，介电层52D)之上的期望高度。

图12B是根据一些实施例的阶梯接触结构68的立体图。特别地，图 12B示出了由包括四个介电层52和五条导线54的多层堆叠件58形成的阶梯接触结构68。另外，根据一些实施例，图12B示出了符号。虽然阶梯接触结构68的实施例已示出为包括特定数量的导线54和介电层52，但是应该理解，阶梯接触结构68可形成为具有任何其他合适的材料层并且可以具有任何数量的导线54和介电层52。

图13至图17B是根据一些实施例的使用图3A的多层堆叠件58制造存储器阵列200的中间阶段的视图。在图13至图17B中，形成多层堆叠件 58并且在多层堆叠件58中形成沟槽，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72还可以为存储器阵列200的所得 TFT提供栅电极。图17A以三维视图示出。沿着图1A中所示的参考横截面C-C’示出图13至图16和图17B。

在图13中，硬掩模80和光刻胶82沉积在多层堆叠件58上方。硬掩模80可以包括例如氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、 PECVD等沉积。例如，可以通过使用旋涂技术形成光刻胶82。

在图14中，图案化光刻胶82以形成沟槽86。可以使用可接受的光刻技术图案化光刻胶。例如，将光刻胶82曝光以用于图案化。在曝光工艺之后，取决于使用负性光刻胶还是正性光刻胶，可以显影光刻胶82以去除光刻胶的曝光或未曝光部分，从而限定沟槽86的图案化。

在图15中，使用可接受的蚀刻工艺将光刻胶82的图案转印至硬掩模 80，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE) 等或它们的组合。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模80 的沟槽86。例如，可以通过灰化工艺去除光刻胶82。

在图16中，使用一种或多种可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合，将硬掩模80的图案转印至多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58，并且导线72(例如，字线)由导电层54 形成。通过穿过导电层54蚀刻沟槽86，相邻的导线72可以彼此分隔开。

随后，在图17A和图17B中，然后可以通过可接受的工艺去除硬掩模 80，诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等。由于多层堆叠件58的阶梯形状(见例如图12A)，导线72可以具有在朝向衬底 50的方向上增大的变化的长度。例如，导线72A可以长于导线72B；并且导线72B可以长于导线72C。

图18A至图23C示出了在沟槽86中形成和图案化用于TFT 204(见图 1A)的沟道区域。图18A、图19A和图23A以三维视图示出。在图18B、图19B、图20、图21、图22和图23B中，提供了沿着图1A的线C-C’的截面图。图23C示出了TFT结构的相应顶视图。

在图18A和图18B中，存储器膜90共形地沉积在沟槽86中。在图18A 中，在沟槽86的底部和多层堆叠件58的顶面处省略了存储器膜90，用于视觉清晰度。存储器膜90可以具有能够存储位的材料，诸如能够通过在存储器膜90两端施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，存储器膜90的极化可以由于施加电压差产生的电场而变化。

例如，存储器膜90可以是高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，存储器膜90包括铁电材料，中如氧化铪、氧化铪锆、硅掺杂的氧化铪等。在其他实施例中，存储器膜90可以是包括位于两个SiO_x层之间的SiN_x层的多层结构(例如，ONO结构)。在其他实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。存储器膜90可以通过CVD、PVD、ALD、PECVD等沉积以沿着沟槽86的侧壁和底面延伸。在沉积存储器膜90之后，可以执行退火步骤(例如，在约 300℃到约600℃的温度范围内)以实现所需的晶相，提高膜质量，并且减少存储器膜90的膜相关缺陷/杂质。在一些实施例中，退火步骤可以进一步低于400℃以满足BEOL热预算并且减少可能导致高温退火工艺中的其他特征的缺陷。

在图19A和图19B中，OS层92共形地沉积在存储器膜90上方的沟槽86中。在图19A中，为了视觉清晰，在沟槽86的底部和多层堆叠件58 的顶面上方省略了OS层92和存储器膜90。OS层92包括适合为TFT(例如，TFT 204，见图1A)提供沟道区域的材料。在一些实施例中，OS层 92包括含铟材料，诸如In_xGa_yZn_zMO，其中M可以是Ti、Al、Ag、Si、 Sn等。X、Y和Z的每个可以是0和1之间的任何值。在其他实施例中，不同的半导体材料可以用于OS层92。OS层92可以通过CVD、PVD、ALD、 PECVD等沉积。OS层92可以沿着沟槽86的侧壁和底面在存储器膜90上方延伸。在沉积OS层92之后，可以执行氧相关的环境中的退火步骤(例如，在约300℃和约450℃之间的温度范围内)以激活OS层92的电荷载流子。

在图20中，介电材料98A沉积在沟槽86的侧壁和底面上以及OS层 92上方。介电材料98A可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、PECVD等沉积。

在图21中，例如，使用光刻和蚀刻的组合去除沟槽86中的介电材料 98A的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

随后，也如图21所示，介电材料98A可以用作蚀刻掩模以蚀刻穿过沟槽86中的OS层92的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻OS层92可以暴露沟槽86的底面上的存储器膜90的部分。因此，位于沟槽86的相对侧壁上的OS层92的部分可以彼此分隔开，这提高了存储器阵列200(见图1A)的存储器单元 202之间的隔离。

在图22中，可以沉积附加介电材料98B以填充沟槽86的剩余部分。介电材料98B可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、 PVD、ALD、PECVD等沉积。在一些实施例中，介电材料98B可以具有与介电材料98A相同的材料组分并且使用相同的工艺形成。可选地，介电材料98B可以具有与介电材料98A不同的材料组分和/或由不同的工艺形成。

为了便于说明，随后的图示出了基于图22的实施例的进一步处理(例如，其中介电材料98B和介电材料98A具有相同的材料组分)。介电材料 98B和介电材料98A在下文中可以统称为介电材料98。应当理解，类似的处理可以施加至其中介电材料98B和介电材料98A具有不同材料组分的实施例。

在图23A到图23C中，然后对介电材料98、OS层92和存储器膜90 施加去除工艺以去除多层堆叠件58上方的过量材料。在一些实施例中，可以利用平坦化工艺(诸如化学机械抛光(CMP))、回蚀刻工艺、它们的组合等。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58的顶面是齐平的。图23C示出了图23A中示出的结构的相应的顶视图。

图24A至图27C示出了在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿着垂直于导线54 的方向延伸，使得可以选择存储器阵列200的单独的单元用于读取和写入操作。在图24A至图27C中，以“A”结尾的图示出了3D视图；以“B”结尾的图示出了顶视图，并且以“C”结尾的图示出了与图1A的线C-C’平行的相应截面图。

在图24A、图24B和图24C中，穿过OS层92和介电材料98(包括介电材料98A和介电材料98B)图案化沟槽100。图24C示出了图24B中线C-C’的截面图。例如，可以通过光刻和蚀刻的组合来执行图案化沟槽100。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以物理地分隔开存储器阵列200(见图1A)中的存储器单元的相邻堆叠件。

在图25A、图25B和图25C中，介电材料102沉积在沟槽100中并且填充沟槽100。图25C示出了图25B中的线C-C’的截面图。介电材料102 可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料102可以在OS层92上方沿着沟槽100的侧壁和底面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除介电材料102的过量部分。在所得结构中，多层堆叠件58、存储器膜90、OS层92和介电材料102的顶面可以基本上是齐平的(例如，在工艺变化内)。在一些实施例中，可以选择介电材料98和102的材料，使得它们可以相对于彼此被选择性地蚀刻。例如，在一些实施例中，介电材料98是氧化物，并且介电材料102是氮化物。在一些实施例中，介电材料98是氮化物，并且介电材料102是氧化物。其他材料也是可以的。

在图26A、图26B和图26C中，为导线106和108图案化沟槽104。图26C示出了图26B中的线C-C’的截面图。例如，通过使用光刻和蚀刻的组合图案化介电材料98(包括介电材料98A和介电材料98B)来形成沟槽 104。

例如，光刻胶120可以沉积在多层堆叠件58、介电材料98、介电材料 102、OS层92和存储器膜90上方。例如，可以通过使用旋涂技术形成光刻胶120。图案化光刻胶120以限定开口122。开口122中的每个可以与介电材料102的相应区域重叠，并且开口122中的每个可以进一步部分地暴露介电材料98的两个单独区域。例如，每个开口122可以暴露介电材料 102的区域；部分地暴露介电材料98的第一区域；并且部分地暴露通过由开口122暴露的介电材料102的区域与介电材料98的第一区域分隔开的介电材料98的第二区域。以这种方式，开口122中的每个可以限定由介电材料102分隔开的导线106和相邻导线108的图案。可以使用可接受的光刻技术来图案化光刻胶。例如，将光刻胶120暴露于光以用于图案化。在曝光工艺之后，取决于使用负性光刻胶还是正性光刻胶，可以显影光刻胶120 以去除光刻胶的曝光或未曝光部分，从而限定形成开口122的图案化。

随后，例如，可以通过蚀刻去除由开口122暴露的介电材料98的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻介电材料98而不显著蚀刻介电材料102的蚀刻剂。结果，即使开口122暴露介电材料102，也不会显著去除介电材料102。沟槽104的图案可以对应于导线106和108(见图27A、图27B和图27C)。例如，介电材料98的部分可以保留在每对沟槽104之间，并且介电材料102可以设置在相邻对的沟槽104之间。在图案化沟槽104之后，可以通过例如灰化去除光刻胶120。

在图27A、图27B和图27C中，用导电材料填充沟槽104以形成导线 106和108。图27C示出了图27B中的线C-C’的截面图。导线106和108 的每条可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，它们中的每种可以使用例如CVD、ALD、PVD、PECVD 等形成。在沉积导线106和108之后，可以执行平坦化(例如，CMP、回蚀刻等)以去除导电材料的过量部分，从而形成导线106和108。在所得结构中，多层堆叠件58、存储器膜90、OS层92、导线106和导线108的顶面可以基本上是齐平的(例如，在工艺变化内)。导线106可以对应于存储器阵列中的位线，而导线108可以对应于存储器阵列200中的源极线。虽然图27C示出了仅示出导线106的截面图，但是导线108的截面图可以是类似的。

因此，可以在存储器阵列200中形成堆叠的TFT 204。每个TFT 204 包括栅电极(例如，相应的导线54的部分)、栅极电介质(例如，相应的存储器膜90的部分)、沟道区域(例如，相应的OS层92的部分)以及源电极和漏电极(例如，相应的导线106和108的部分)。介电材料102 隔离同一列和同一垂直层级处的相邻TFT 204。TFT 204可以设置在垂直堆叠的行和列的阵列中。

在图28A和图28B中，制成至导线54(例如，字线WL)的阶梯通孔 110，并且制成至导线106和108(例如，源极线SL和位线BL)的源极线接触件112和位线接触件114。图28A示出了根据一些实施例的存储器阵列200和与存储器阵列200相邻的两个阶梯接触结构68的立体图。在一些实施例中，阶梯接触结构68形成在存储器阵列200的晶体管堆叠区域1201 的相对侧上。图28B示出了图28A中的阶梯接触结构68的顶视图。

在所示的实施例中，多层堆叠件58包括由七个介电层52分隔开的六条导线54，它们可以通过重复上述步骤形成。在一些实施例中，多层堆叠件58的阶梯形状可以在每条导线54上提供用于阶梯通孔110着陆的表面。

还如图28A的立体图所示，还可以分别制成至导线106和导线108的源极线接触件112和位线接触件114。可以使用适合于形成阶梯通孔110 的任何材料和技术来形成源极线接触件112和位线接触件114。

在示出的实施例中，与图28A中的阶梯通孔110相比，IMD 70示出为凹进的；然而，阶梯通孔110和IMD 70的层级可以共面。在其他实施例中， IMD 70可以形成为与存储器阵列200共面，并且可选的介电层120(见图 29)可以形成在IMD 70和存储器阵列200上方。在这样的实施例中，用于阶梯通孔110的开口形成为穿过可选介电层和IMD 70，并且用于源极线接触件112和位线接触件114的开口形成为穿过可选介电层。

根据一些实施例，随着阶梯通孔110的高度从最上面的导线54到最底部的导线54增大，阶梯通孔110的尺寸增大。例如，阶梯通孔110的直径在阶梯通孔110的最顶部表面处可以随着与晶体管堆叠区域1201的距离增大而增大。因此，最靠近晶体管堆叠区域1201的阶梯通孔110的直径小于距晶体管堆叠区域1201最远的阶梯通孔110的直径。在图28A和图28B 中，最靠近晶体管堆叠区域1201的阶梯通孔110可以具有第一高度H1，并且距晶体管堆叠区域1201最远的阶梯通孔110可以具有第n高度H(n)。第n高度H(n)大于第一高度H1。此外，最靠近晶体管堆叠区域1201的阶梯通孔110可以具有第一直径W(0)，并且距晶体管堆叠区域1201最远的阶梯通孔110可以具有第n直径W(n)。第n直径W(n)大于第一直径W(0)。

此外，源极线接触件112和位线接触件114可以形成为用于阶梯通孔 110的任何合适的尺寸(例如高度和直径)。虽然源极线接触件112和位线接触件114示出为是相同尺寸(例如，第一高度H1和第一宽度W(0))，但是源极线接触件112和位线接触件114的尺寸也可以不同。图28B进一步示出了穿过阶梯接触结构68的阶梯通孔110的切割线E-E’。

图29至图31示出了根据一些实施例的阶梯通孔110的形成中的中间步骤。图29至图31示出了阶梯接触结构68沿着图28B的线E-E’的截面图。

特别地，图29示出了根据一些实施例的在阶梯通孔110的期望位置中国形成穿过IMD 70的开口2901。在一些实施例中，阶梯接触结构68的形状可以在每条导线54上提供用于阶梯通孔110着陆的表面。例如，形成阶梯通孔110可以包括使用光刻和蚀刻的组合在IMD70和介电层52中图案化开口以暴露导线54的部分。在一些实施例中，开口2901可以图案化为具有基本上垂直的侧壁。在这样的实施例中，开口2901的宽度从开口的顶部到开口的底部可以是一致的。在其他实施例中，开口2901可以图案化为具有成角度的侧壁。在这样的实施例中，开口2901在开口的顶部处的宽度可以大于在开口的底部处的宽度。

一旦形成了开口2901，导线54的延伸部Ext1至Ext(n)暴露。延伸部 Ext1至Ext(n)可以指延伸超出上面的一个介电层52和/或上面的一条导线 54的导线54中的相应一条导线的部分。在一些实施例中，延伸部Ext1至 Ext(n)的长度相等。在其他实施例中，延伸部Ext1至Ext(n)可以具有不同的长度。图29还示出了开口2901的中心线CL1至CL(n)，中心线CL1至 CL(n)可以与所示实施例中的延伸部Ext1至Ext(n)的中心对准。根据一些实施例，开口2901可以具有不同的宽度(例如，W(0)到W(n)和H1到H(n))，并且开口2901中的每个在相关联的导线54的延伸部(例如，Ext1至Ext(n)) 上方居中。

现在转向图30，该图示出了根据一些实施例的开口2901的蚀刻负载效应。根据一些实施例，第一开口可以位于距晶体管堆叠区域1201第一距离D1处，并且其余开口形成在沿着线从第一开口向上至第二距离D2的位置处。在一些实施例中，开口2901以规则节距P1形成在沿着线的位置处。在其他实施例中，开口2901可以沿着第一距离D1和第二距离D2之间的线形成在任何合适的位置处。

特别地，图30示出了根据一些实施例的作为用于图案化开口2901的蚀刻工艺的结果的开口2901的期望宽度和期望深度之间的相关性。例如，随着第二距离D2增大，开口2901的宽度增大(例如，W(0)至W(n))，并且开口2901的蚀刻深度(例如H1至H(n))也增大，其中n为正整数。根据一些实施例，开口2901的宽度(例如，W(0)至W(n))可以在约10nm和约500nm之间。在一些实施例中，开口2901的高度(例如，H1到H(n)) 可以在约50nm和约5000nm之间。然而，任何合适的宽度和高度可以用于开口2901。由于蚀刻加载效应，由于每个开口2901延伸的深度不同，可以使用单个图案化步骤来图案化不同宽度的开口2901。

继续至图31，该图示出了根据一些实施例在开口2901中形成阶梯通孔110。形成阶梯通孔110可以包括形成衬垫(未示出)，诸如扩散阻挡层、粘合层等，并且在开口中形成导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从IMD 120的表面去除过量的材料。剩余的衬垫和导电材料形成开口2901中的阶梯通孔110。在一些实施例中，可以省略IMD 120，并且平坦化工艺使阶梯通孔110和IMD 70的顶面齐平。

此外，根据一些实施例，图31示出了阶梯通孔110的中心线CL1至 CL(n)可以在导线54的延伸部上方居中。此外，根据一些实施例，第一阶梯通孔110位于距晶体管堆叠区域1201第一距离D1处。根据一些实施例，阶梯通孔110的宽度(例如，W(0)至W(n))可以随着从第一阶梯通孔110 的第二距离D2增大而增大。任何合适的距离可以用于第一距离D1和第二距离D2。在所示实施例中，用IMD 120平坦化阶梯通孔110。因此，根据一些实施例，阶梯通孔110的顶部暴露在IMD 120的共面表面中。

在图32A、图32B、图32C和图32D中，公共位线116A、公共源极线 116B和公共字线116C分别形成到源极线接触件112、位线接触件114以及阶梯通孔110。图32D示出了阶梯通孔110以及源极线接触件112和位线接触件114可以分别电连接至公共位线116A、公共源极线116B和公共字线116C，它们将存储器阵列连接至用于半导体管芯的下面/上面的电路(例如，控制电路)和/或信号线、电源线和接地线。例如，如图32C所示，公共位线116A、公共源极线116B和公共字线116C可以穿过一个或多个介电层3201(如图32C和图32D所示)路由并且连接至导电通孔118，导电通孔118延伸穿过IMD 70以将公共字线116C电连接至下面的互连结构 220的电路和衬底50上的有源器件。可以穿过IMD 70形成其他导电通孔 118以将公共位线116A和公共源极线116B电连接至下面的互连结构220 的电路。在可选实施例中，除了互连结构220之外或代替互连结构220，可以通过形成在存储器阵列200上方的互连结构提供从和至存储器阵列的路由线和/或电源线。因此，可以完成存储器阵列200。

虽然图2至图32C的实施例示出了用于导线106和108的特定图案，但是其他配置也是可以的。例如，在这些实施例中，导线106和108具有交错图案。在一些实施例中，阵列的同一行中的导线106和108都彼此对准。

图33示出了顶视图，并且图34示出了沿着图33的线C-C’的截面图。图35示出了沿着图33的线D-D’的截面图。在图33、图34和图35中，相同的标号表示由与图2至图32C的元件相同的工艺形成的相同元件。

现在转向图36，该图示出了根据另一个实施例的阶梯接触结构68。图 36类似于图31，除了每个阶梯通孔110沿着导线54的延伸部Ext1至Ext(n) 间隔第三距离D3而不是沿着延伸部居中之外。因此，对于图36所示实施例中的每个阶梯通孔110，阶梯通孔到字线的距离(例如，第三距离D3) 是相同的。具有统一的阶梯通孔到字线距离为阶梯接触结构68的制造和存储器阵列200的操作提供了可靠的接触连接。一旦根据所示实施例形成阶梯接触结构68，可以如关于图32A至图35所讨论的进一步处理存储器阵列200。

继续图37，该图示出了根据又一实施例的阶梯接触结构68。图37类似于图31，除了阶梯通孔110的宽度(例如，W(0)至W(n))与第一宽度 W(0)成比例，其中n是正整数，并且其中W(n)介于约10nm和约500nm之间。例如，阶梯通孔比率W(n)/W(0)可以在约1:1和约50:1之间。然而，可以使用任何合适的比率。在一些实施例中，第n宽度W(n)随着从第一阶梯通孔110的第二距离D2的增大而增大。根据一些实施例，第n宽度W(n) ＝[W(0)+W(0)/n]，其中n是正整数，并且其中W(n)是约10nm和500nm之间的宽度。然而，可以利用任何合适的宽度。在这样的实施例中，开口2901 (图30中所示)形成为具有期望的宽度并且位于阶梯通孔110的期望位置中。一旦根据所示实施例形成阶梯接触结构68，可以如关于图32A至图35 所讨论的进一步处理存储器阵列200。

各个实施例提供具有垂直堆叠的存储器单元的3D堆叠存储器阵列。每个存储器单元包括具有存储器膜、栅极介电材料和氧化物半导体沟道区域的TFT。TFT包括源电极/漏电极，它们也是存储器阵列中的源极线和位线。介电材料设置在相邻的源电极/漏电极之间并且隔离相邻的源电极/漏电极。

在一些实施例中，阶梯接触结构由通过介电层分隔开的导电层的堆叠件形成。阶梯接触结构为堆叠存储器阵列提供字线接触件。上部导电层为堆叠存储器阵列的上部存储器单元提供字线接触件，而下部导电层为堆叠存储器阵列的下部存储器单元提供字线接触件。因此，下部导电层的台阶高度大于上部导电层的台阶高度。由于上层和下层之间的台阶高度差异较大，蚀刻负载效应(例如，较宽的阶梯通孔临界尺寸用于更深的蚀刻深度，并且较窄的阶梯通孔临界尺寸用于浅蚀刻深度)用于防止开口的过度蚀刻和用于阶梯通孔的上层字线短路。可以实现材料节省(例如，掩模材料)、制造成本的降低和简单的工艺流程，以用于生产具有可靠字线接触连接的 3D堆叠存储器阵列器件。

根据实施例，一种存储器阵列器件包括：晶体管的堆叠件，位于半导体衬底上方，该晶体管的堆叠件包括位于第二薄膜晶体管上方的第一薄膜晶体管，第一薄膜晶体管包括：第一存储器膜，沿着第一字线；和第一沟道区域，沿着第一源极线和第一位线，其中第一存储器膜设置在第一沟道区域和第一字线之间；第二薄膜晶体管包括：第二存储器膜，沿着第二字线；和第二沟道区域，沿着第一源极线和第一位线，其中第二存储器膜设置在第二沟道区域和第二字线之间；第一阶梯通孔，电连接至第一字线，第一阶梯通孔具有第一宽度；以及第二阶梯通孔，电连接至第二字线，第二阶梯通孔包括第二宽度，第二宽度大于第一宽度。在实施例中，第一阶梯通孔位于距晶体管的堆叠件第一距离处，并且其中第二阶梯通孔位于距晶体管的堆叠件第二距离处，第二距离大于第一距离。在实施例中，第一阶梯通孔在第一字线的第一延伸部上居中，其中第二阶梯通孔在第二字线的第二延伸部上居中，其中第一字线的第一延伸部为第一字线的延伸超出第一字线上方的第三字线的部分，并且其中第二字线的第二延伸部为第二字线的延伸超出第一字线的部分。在实施例中，第一阶梯通孔沿着第一字线的第一延伸部位于第三距离，并且其中第二阶梯通孔沿着第二字线的第二延伸部位于第三距离，其中第一字线的第一延伸部为第一字线的延伸超出第一字线上方的第三字线的部分，并且其中第二字线的第二延伸部为第二字线的延伸超出第一字线的部分。在实施例中，第一宽度在10nm至 500nm的范围内。在实施例中，第二宽度与第一宽度的比率在1:1至50:1 的范围内。在实施例中，第一阶梯通孔和第二阶梯通孔包括在多个阶梯通孔中，其中多个阶梯通孔中的第n阶梯通孔的宽度等于第n宽度W(n)，其中第n宽度W(n)＝[W(0)+W(0)/n]，其中W(0)为第一宽度，并且n为正整数。

根据另一个实施例，一种器件包括：半导体衬底；字线堆叠件；第一阶梯通孔，连接至字线堆叠件的第一字线，第一阶梯通孔包括第一宽度和第一高度；第二阶梯通孔，连接至字线堆叠件的第二字线，第一字线位于第二字线上方，第二阶梯通孔包括第二宽度和第二高度，第二宽度大于第一宽度，并且第二高度大于第一高度；以及存储器单元堆叠件，存储器单元堆叠件包括：第一薄膜晶体管，其中第一字线的部分提供第一薄膜晶体管的栅电极；和第二薄膜晶体管，其中第一薄膜晶体管设置在第二薄膜晶体管上方，并且其中第二字线的部分提供第二薄膜晶体管的栅电极。在实施例中，第一阶梯通孔位于距存储器单元堆叠件第一距离处，并且第二阶梯通孔位于距存储器单元堆叠件第二距离处，第二距离大于第一距离。在实施例中，第一宽度在约10nm和约500nm之间。在实施例中，第二宽度与第一宽度的比率在约1:1和约50:1之间。在实施例中，第一阶梯通孔在第一字线的第一延伸部上方居中，并且第二阶梯通孔在第二字线的第二延伸部上方居中，其中第一字线的第一延伸部为第一字线的延伸超出字线堆叠件的第三字线的部分，其中第三字线设置在第一字线上方，并且其中第二字线的第二延伸部为第二字线的延伸超出第一字线的部分。在实施例中，第一阶梯通孔位于沿着第一字线的第一延伸部的第三距离，并且第二阶梯通孔位于沿着第二字线的第二延伸部的第三距离，其中第一字线的第一延伸部为第一字线的延伸超出字线堆叠件的第三字线的部分，其中第三字线设置在第一字线上方，并且其中第二字线的第二延伸部为第二字线的延伸超出第一字线的部分。在实施例中，总共n个阶梯通孔连接至字线堆叠件，其中第n阶梯通孔的宽度等于第n宽度W(n)，其中第n宽度W(n)＝[W(0)+ W(0)/n]，并且其中W(0)为第一宽度，并且其中n是1和50之间的正整数。

在又一个实施例中，一种方法包括：在导电层的多层堆叠件的第一区域中形成存储器单元的堆叠件，第一导电层的部分是存储器单元的堆叠件中的第一存储器单元的栅电极，并且第二导电层的部分是存储器单元的堆叠件中的第二存储器单元的栅电极；在导电层的多层堆叠件的第二区域中形成导电阶梯结构；在导电阶梯结构上方形成介电层；通过形成穿过介电层的第一开口暴露第一导电层，第一开口包括第一宽度并且位于距第一区域第一距离处；通过形成穿过介电层的第二开口暴露第二导电层，第二开口包括第二宽度并且位于距第一区域第二距离处，第二宽度大于第一宽度，并且第二距离大于第一距离；在第一开口中形成第一导电通孔；以及在第二开口中形成第二导电通孔。在实施例中，第一宽度是在约10nm和约 500nm之间的宽度。在实施例中，第二宽度与第一宽度的比率在约1:1和约50:1之间。在实施例中，导电层的多层堆叠件包括总共n个导电层，其中该方法还包括通过形成穿过介电层的第n开口暴露第n导电层，第n开口的宽度等于第一宽度和第一宽度除以n的商的总和，其中n是在1和50 之间的正整数。在实施例中，第一开口在第一导电层的第一延伸部上方居中，并且第二开口在第二导电层的第二延伸部上方居中，其中第一导电层的第一延伸部为第一导电层的延伸超出第一导电层上方的第三导电层的部分，并且其中第二导电层的第二延伸部为第二导电层的延伸超出第一导电层的部分。在一实施例中，第一开口位于沿着第一导电层的第一延伸部的第三距离处，并且第二开口位于沿着第二导电层的第二延伸部的第三距离处，其中第一导电层的第一延伸部为第一导电层的延伸超出第一导电层上方的第三导电层的部分，并且其中第二导电层的第二延伸部为第二导电层的延伸超出第一导电层的部分。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。