阅读说明：本技术 铁电存储器及其操作方法 (Ferroelectric memory and method of operating the same ) 是由 唐原 徐勤媛 徐仁泰 于 2020-05-22 设计创作，主要内容包括：本发明提供了一种铁电存储器及其操作方法,所述铁电存储器包括多个扇区、多个感测耦合线、选择电路和多个感测电路,其中：所述选择电路包括多个选择子电路模块；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；选择信号控制所述选择电路中的一个选择子电路模块导通的同时,控制其他选择子电路模块关断,以隔绝其他所述扇区耦合至所述多个感测耦合线；所述多个感测耦合线与所述多个感测电路相连接,所述多个感测电路用于检测所述多个感测耦合线上的电压,以判断与其连接的扇区的存储数据。(The invention provides a ferroelectric memory and an operation method thereof, the ferroelectric memory comprises a plurality of sectors, a plurality of sensing coupling lines, a selection circuit and a plurality of sensing circuits, wherein: the selection circuit comprises a plurality of selection sub-circuit modules; each sector is respectively connected with the plurality of sensing coupling lines through one selection sub-circuit module; the selection signal controls one selection sub-circuit module in the selection circuit to be switched on and simultaneously controls other selection sub-circuit modules to be switched off so as to isolate other sectors from being coupled to the plurality of sensing coupling lines; the sensing circuits are used for detecting the voltages on the sensing coupling lines so as to judge the storage data of the sector connected with the sensing coupling lines.)

铁电存储器及其操作方法

技术领域

本发明涉及铁电存储器技术领域，特别涉及一种铁电存储器及其操作方法。

背景技术

铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。传统的FeRAM存储单元包括2T/2C、1T/1C等不同结构。

如图1所示，其显示现有的1T/1C结构的铁电存储器的存储单元的结构示意图。在读取铁电存储单元存储的数据时，通过读取某个单元的BL的电压与参考电压进行比较来判断该单元存储的数据。如图1所示，当读取bl0、wl0这一单元的存储数据时，将wl0的电压置于3V，连接wl0的传输晶体管源漏极路径导通，测量图中bl0点的电压，然后将该电压与参考电压比较即可判断该单元存储的数据。在计算bl0点的电压时，其等效电路如图2所示，存储节点SN(相对于图1中的bl0)与PL之间有电容Ccell，而位线bl<0>本身金属线的电容为Cm，而位线bl<0>不仅通过传输晶体管与字线wl0连接，还通过传输晶体管连接字线wl1、wl2…wln-1，此时wl1、wl2…wln-1的电位为0，则位线bl<0>与字线wl1、wl2…wln-1之间具有寄生电容Cgs10、Cgs20、…Cgsi,0，由于这些电容是并联关系，则等效为图2中的ΣCgs。

所以位线bl0的电容为Cbl＝Cm+ΣCgs_i，i＝0,…,n-1，其中，n为字线的行数；

由于ΣCgs_i远远大于Cm，则Cbl近似于等于ΣCgs_i，所以位线的电压取决于位线bl<0>连接的字线的数量，连接的字线的数量越多，位线的等效电容Cbl越大。

在计算bl0点的电压时，Vbl＝Vpl×Ccell/(Ccell+Cbl)，其中，Vbl为感测电压，即存储节点SN处的电压，Vpl为电源电压，例如3V。随着Cbl的增大，Vbl的值会减小，如图3所示。

当存储数据为1时，Vbl’1’＝Vpl×Ccell’1’/(Ccell’1’+Cbl)；

当存储数据为0时，Vbl’0’＝Vpl×Ccell’0’/(Ccell’0’+Cbl)；则

Vbl’1’-Vbl’0’＝Vpl×[Ccell’1’/(Ccell’1’+Cbl)-Ccell’0’/(Ccell’0’+Cbl)]；

当Cbl²＝Ccell’1’×Ccell’0’时，两者差值最大，如图4所示。

综上所述，感测电压是Cbl的函数，图3示出了作为感测放大器的输入的Vb1随着Cbl而单调降低。这表明对于Cbl大于100fF的情况，输入的直流偏置电平太低。图4显示了两个输入之间的电势差与Cbl的关系。随着Cbl大于100fF，差异再次逐渐减小。从图3和4可以看出，对于正确的DC偏置和足够大的差分输入，Cbl值应设置在100fF附近。另外，从图2中可以看到，Cbl主要由连接到bl的所有未选择字线连接的传输晶体管的Cgs(栅极/源极电容)决定的。与ΣCgs相比，金属电容可忽略不计。因此，Cbl＝∑Cgs与连接到bl的wl的数量成比例。

如图3～4的仿真结果表明，实际上，当字线的数量增加到384并且超出这个范围时，感测电压开始失效。由于每个位线具有一组感测电路，而感测电路应被压缩到狭窄空间中以获取更大的存储密度，避免***电路在位线方向上占据较大的空间。如果阵列中wl的数量受到限制，则要么每个限制数量的wl的位线设置一组感测电路，但这样则***电路相对于实际存储器的占用空间来说，比例较大，这将使芯片尺寸无法与高密度产品竞争。本发明提供一种解决方案以消除每个感测电路能够携带字线数量的限制。

发明内容

本发明的目的在于提供一种铁电存储器及其操作方法，以解决现有的铁电存储器中因为位线连接的字线数量限制，而需要设置多组感测电路导致存储器面积较大的问题。

为解决上述技术问题，本发明提供了一种铁电存储器，所述铁电存储器包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：

所述选择电路包括多个选择子电路模块；

每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；

所述选择电路阵列中的一个选择子电路模块导通，其他选择子电路模块关断；

所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以读取与其连接的扇区的存储数据。

可选的，在所述的铁电存储器中，所述扇区包括按行和列布置的多个子存储单元，其中：

在每个所述扇区中，多个所述子存储单元排列成i行j列的矩阵结构；

多个所述子存储单元均与板线相连接，同一行的所述子存储单元均与本行所对应的字线相连接，同一列的所述子存储单元均与本列所对应的位线相连接。

可选的，在所述的铁电存储器中，所述子存储单元包括铁电电容器和传输晶体管，所述铁电电容器具有第一极板和第二极板，所述第一极板与所述板线相连接；

所述传输晶体管具有源漏极路径和栅极，所述传输晶体管的源漏极路径连接在所述第二极板和所述本列所对应的位线之间，所述传输晶体管的栅极耦合至所述本行所对应的字线。

可选的，在所述的铁电存储器中，所述铁电存储器还包括基准电压产生电路，其中：

所述基准电压产生电路包括多个基准子存储单元，所述基准子存储单元排列成多行2列的矩阵结构，每行所述基准子存储单元与所述扇出存储结构的一行子存储单元分享同一字线；

所述基准子存储单元均与所述板线相连接，第一列的所述基准子存储单元输出第一基准电压，第二列的所述基准子存储单元输出第二基准电压；

与选定的子存储单元相连接的所述板线的电压为电源电压；

与选定的子存储单元相连接的所述字线的电压为电源电压，所述铁电电容器的所述第二极板和所述位线之间导通；

所述位线上的电压为感测电压，所述第一基准电压与所述第二基准电压之差的二分之一为基准电压；

所述感测电压与所述基准电压均耦合至所述多个感测电路。

可选的，在所述的铁电存储器中，所述铁电电容器包括第一电容器和第二电容器，所述传输晶体管包括第一晶体管和第二晶体管，所述位线包括真值位线及互补位线，其中：

所述第一晶体管的源漏极路径连接在所述第一电容器的第二极板和本列所对应的真值位线之间，所述第二晶体管的源漏极路径连接在所述第二电容器的第二极板和本列所对应的互补位线之间；

与选定的子存储单元相连接的所述板线的电压为电源电压；

与选定的子存储单元相连接的所述字线的电压为电源电压，所述第一电容器的所述第二极板和所述真值位线之间导通，所述第二电容器的所述第二极板和所述互补位线之间导通；

所述真值位线上的电压为感测电压，所述互补位线上的电压为基准电压；

所述感测电压与所述基准电压均耦合至所述多个感测电路。

可选的，在所述的铁电存储器中，多个所述扇区按行布置，多个所述扇区排列成k行的矩阵结构；

多个所述选择子电路模块按行布置，所述选择子电路模块的行数为k行，并与所述扇区一一对应，每个所述选择子电路模块包括j列选择开关；

每个所述扇区的j列子存储单元分别与本扇区对应的选择子电路模块的j列选择开关一一相连接。

可选的，在所述的铁电存储器中，所述感测耦合线包括j列感测耦合线，所述感测电路包括j个感测放大器；

j列感测耦合线对应每个所述扇区中的j列子存储单元，j列感测耦合线对应每个j个感测放大器；

每一列感测耦合线连接在其所对应的子存储单元和感测放大器之间；

在每个所述扇区中，第m列的位线通过第m列的感测耦合线连接第m个感测放大器；

在k个所述扇区中，共k个位线通过一个感测耦合线连接一个感测放大器。

可选的，在所述的铁电存储器中，所述铁电存储器还包括命令解码器和地址解码器，其中：

所述命令解码器被配置为根据存储控制指令进行编码，形成存储地址，并将所述存储地址发送至所述地址解码器，所述地址解码器被配置为将所述存储地址进行解码，生成选择信号，并将所述选择信号发送至选择电路。

可选的，在所述的铁电存储器中，所述选择开关包括第一开关晶体管、第二开关晶体管和反相器，其中：

所述反相器的输入端耦合至所述地址解码器；

所述第一开关晶体管具有源漏极路径和栅极，所述第一开关晶体管的源漏极路径连接在所述位线和所述感测耦合线之间，所述第一开关晶体管的栅极耦合至所述地址解码器；

所述第二开关晶体管具有源漏极路径和栅极，所述第二开关晶体管的源漏极路径连接在所述位线和所述感测耦合线之间，所述第二开关晶体管的栅极耦合至所述反相器的输出端。

本发明还提供一种如上所述的铁电存储器的操作方法，其包括：

选择信号控制所述选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他所述扇区耦合至所述多个感测耦合线。

在本发明提供的铁电存储器及其操作方法中，通过每个扇区分别通过一个选择子电路模块与多个感测耦合线相连接，选择信号控制选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他扇区耦合至多个感测耦合线，实现了在读取时只存在一个扇区与感测电路相连接，这样在读取某个单元时，该感测电路连接的位线的等效电容只需要考虑与该位线相连的一个扇区的字线寄生电容，这样可以减少读取时与该位线连接的字线的数量，防止如果同时连接多个扇区，未选中单元的数量很多时，叠加的干扰会大大降低感测精度，直至失效的现象。

现有的存储器因为位线连接字线的数量限制，通常是16kbit的存储单元配置一组感测电路，因为16kbit的存储单元等于256行字线×64列位线的阵列，这样每个位线连接的字线数量即为256条没有超过384条的限制。因为16kbit的存储单元占据一个单位存储空间，而对应的感测电路也要占据一个单位存储空间，这样一个16kbit的存储单元加上感测电路占据2个单位存储空间，那1M的存储器总共有64个16kbit存储单元，占据128个单位存储空间。而本发明是每个扇区包括16kbit存储单元，32个扇区共用一组感测电路，这样1M的存储器所占的空间为(32扇区+1组感测电路)*2＝66个单位存储空间，同样为1M的容量，大大降低了存储器占用的空间，增加了铁电存储器的存储密度。

附图说明

图1是现有的铁电存储器示意图；

图2是现有的铁电存储器中子存储单元在数据读取时等效电路示意图；

图3是现有的铁电存储器中子存储单元数据读取仿真结果示意图；

图4是现有的铁电存储器中子存储单元数据读取仿真结果示意图；

图5是本发明一实施例的铁电存储器中单个扇区1T1C的结构示意图；

图6是本发明另一实施例的铁电存储器中单个扇区2T2C的结构示意图；

图7是本发明另一实施例的铁电存储器的整体示意图；

图8是本发明另一实施例的铁电存储器对扇区进行选择方法的示意图；

图9是本发明另一实施例的铁电存储器中的选择开关控制系统的示意图；

图10是本发明另一实施例的铁电存储器中的选择开关的结构示意图；

图中所示：10-命令解码器；20-地址解码器。

具体实施方式

以下结合附图和具体实施例对本发明提出的铁电存储器及其操作方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于提供一种铁电存储器及其操作方法，以解决现有的铁电存储器因为位线连接的字线数量限制，而需要设置多组感测电路导致存储器面积较大的问题。

为实现上述思想，本发明提供了一种铁电存储器及其操作方法，所述铁电存储器包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：所述选择电路包括多个选择子电路模块；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；选择信号控制所述选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他所述扇区耦合至所述多个感测耦合线；所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以判断与其连接的扇区的存储数据。

本实施例提供一种铁电存储器，如图7所示，所述铁电存储器包括多个扇区(如图7中示出的sector0、sector1…)、多个感测耦合线(如图7中示出的sa_bl<0>…sa_bl<62>、sa_bl<63>)、选择电路和多个感测电路(如图7中示出的U0…U62、U63)，其中：所述选择电路包括多个选择子电路模块(例如图7中的开关K00…K620、K630组成第一选择子电路模块select sector0，开关K01…K621、K631组成第二选择子电路模块select sector1)；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接(例如sector1中，位线bl01通过第二选择子电路模块select sector1中的K01与sa_bl<0>相连接，…位线bl621通过K621与sa_bl<62>相连接，位线bl631通过K631与sa_bl<63>相连接)；选择信号(例如提供至图7中示出的第二选择子电路模块select sector1的信号)控制所述选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他所述扇区耦合至所述多个感测耦合线；提供至select sector1的选择信号通过控制第二选择子电路模块select sector1的导通和断开，控制扇区sector1的位线与感测耦合线的连接或断开，而提供至select sector0的选择信号通过控制第一选择子电路模块select sector0的导通和断开，控制扇区sector0的位线与感测耦合线的连接或断开；而当sector1的位线与感测耦合线电性连接时，包括sector0在内的其他扇区均与感测耦合线电性断开；所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以判断与其连接的扇区(即图7中的sector1)的存储数据。

具体的，如图5～6所示，其中图5所示的为1T/1C结构的铁电存储器，图6所示的为2T/2C结构的铁电存储器。在所述的铁电存储器中，所述扇区包括按行和列布置的多个子存储单元，其中：在每个所述扇区中，多个所述子存储单元排列成i行j列的矩阵结构；多个所述子存储单元均与板线PL相连接，同一行的所述子存储单元均与本行所对应的字线(wl0、wl1、…wli)相连接，同一列的所述子存储单元均与本列所对应的位线(bl0、bl1、…blj)相连接。在所述的铁电存储器中，所述子存储单元包括铁电电容器Mcell和传输晶体管Ccell，所述铁电电容器Ccell具有第一极板和第二极板，所述第一极板与所述板线PL相连接；所述传输晶体管Mcell具有源漏极路径和栅极，所述传输晶体管Mcell的源漏极路径连接在所述第二极板和所述本列所对应的位线(bl0、bl1、…blj)之间，所述传输晶体管Mcell的栅极耦合至所述本行所对应的字线(wl0、wl1、…wli)。

进一步的，在所述的铁电存储器中，所述铁电存储器还包括基准电压产生电路，其中：所述基准电压产生电路包括多个基准子存储单元，所述基准子存储单元排列成多行2列的矩阵结构，第一列产生数据为1时的感测电压，第二列产生数据为0时的感测电压，每行所述基准子存储单元与所述扇出存储结构的一行子存储单元分享同一字线；所述基准子存储单元均与所述板线PL相连接，第一列的所述基准子存储单元输出第一基准电压(数据为1时的感测电压，电容Cref1已经通过写入数据1进行极化)，第二列的所述基准子存储单元输出第二基准电压(数据为0时的感测电压，电容Cref0已经通过写入数据0进行极化)；当某个所述子存储单元被选中时，所述板线的电压为电源电压Vcc；与选定的子存储单元相连接的所述字线的电压为电源电压，所述铁电电容器的所述第二极板和所述位线之间导通；所述位线上的电压为感测电压，所述第一基准电压与所述第二基准电压之差的二分之一为基准电压；所述感测电压与所述基准电压均耦合至所述多个感测电路。

如图6所示，在所述的铁电存储器中，所述铁电电容器Ccell包括第一电容器Ccell1和第二电容器Ccell2，所述传输晶体管Mcell包括第一晶体管Mcell1和第二晶体管Mcell2，所述位线(以bl0为例)包括真值位线bl0a及互补位线bl0b，其中：所述第一晶体管Mcell1的源漏极路径连接在所述第一电容器Ccell1的第二极板和本列所对应的真值位线bl0a之间，所述第二晶体管Mcell2的源漏极路径连接在所述第二电容器Ccell2的第二极板和本列所对应的互补位线bl0b之间，第一电容器Ccell1和第二电容器Ccell2的极化方向相反，即如果Ccell1存储数据为1，则向Ccell2中存储数据0；当某个所述子存储单元被选中时，所述板线PL的电压为电源电压Vcc；与选定的子存储单元相连接的所述字线(以wl1为例)的电压为电源电压Vcc，所述第一电容器Ccell1的所述第二极板和所述真值位线bl0a之间导通，所述第二电容器Ccell2的所述第二极板和所述互补位线bl0b之间导通；所述真值位线bl0a上的电压为感测电压，所述互补位线bl0b上的电压为基准电压；所述感测电压与所述基准电压均耦合至所述多个感测电路。

如图7～8所示，在所述的铁电存储器中，多个所述扇区按行布置，多个所述扇区排列成k行的矩阵结构(sector0、sector1、…sectork-1)；多个所述选择子电路模块按行布置，所述选择子电路模块的行数为k行(如图8所示的sel sec0、sel sec1、…sel seck-1)，并与所述扇区(sector0、sector1、…sectork-1)一一对应(即图8所示的连接各个扇出存储结构的位线sec0 bl、sec1 bl、…seck-1 bl、)；每个所述选择子电路模块均包括j列选择开关(图7所提供的一个实施例中，每个所述选择子电路模块均包括64列选择开关，例如，对应扇区sector1的选择子电路模块包括K01、…K621、K631)；每个所述扇区的j列子存储单元分别与本扇区对应的选择子电路模块的j列选择开关一一相连接(如图7所示，sector0中的bl00、…bl620、bl630分别与本扇区对应的选择子电路模块的选择开关K00、…K620、K630一一相连接，及sector1中的bl01、…bl621、bl631分别与本扇区对应的选择子电路模块的选择开关K01、…K621、K631一一相连接)。在所述的铁电存储器中，所述多个感测耦合线包括j列感测耦合线(如图7所示，为64列，sa_bl<0>…sa_bl<62>、sa_bl<63>)，所述多个感测电路包括j个感测放大器(如图7所示，为64列，U0…U62、U63)；j列感测耦合线sa_bl<0>…sa_bl<62>、sa_bl<63>对应每个所述扇区中的j列子存储单元，j列感测耦合线sa_bl<0>…sa_bl<62>、sa_bl<63>对应每个j个感测放大器U0…U62、U63；每一列感测耦合线连接在其所对应的子存储单元和感测放大器之间。本领域技术人员应理解，j列为示例时等于64列，在实际实施中，可以采用其他列数。在每个所述扇区中，第m列的位线通过第m列的感测耦合线连接第m个感测放大器；在k个所述扇区中，共k个位线通过一个感测耦合线连接一个感测放大器。

如图9所示，在所述的铁电存储器中，所述铁电存储器还包括命令解码器10和地址解码器20，在本发明的该实施例中是32个扇区共用一组感测电路，因此在读取某个存储单元时，先需要通过地址解码器确定选择的是哪个扇区，其中：所述命令解码器10根据存储控制指令进行编码，形成存储地址(例如sector_address<4:0>，即最大寻址地址为11111的二进制地址，对应32个扇区)，并将所述存储地址sector_address<4:0>发送至所述地址解码器20，所述地址解码器20将所述存储地址进行解码，生成高电平的选择信号Select_Sector<31:0>，表示选择第32个扇区(其地址为11111)，并将所述选择信号Select_Sector<31:0>发送至选择电路，即连接至sector31的选择子电路模块由于Select_Sector<31:0>导通，其他选择子电路模块关闭。其中地址解码器20可以包括行解码器和列解码器，通过行解码器和列解码器最终确定选择的是某个存储单元。

如图10所示，在所述的铁电存储器中，所述选择开关包括第一开关晶体管M1、第二开关晶体管M2和反相器F1，其中：所述反相器F1的输入端耦合至所述地址解码器20；所述第一开关晶体管M1具有源漏极路径和栅极，所述第一开关晶体管M1的源漏极路径连接在所述位线Sector<31>bl<i>和所述感测耦合线sa_bl<i>之间，所述第一开关晶体管M1的栅极耦合至所述地址解码器20；所述第二开关晶体管M2具有源漏极路径和栅极，所述第二开关晶体管M2的源漏极路径连接在所述位线Sector<31>bl<i>和所述感测耦合线sa_bl<i>之间，所述第二开关晶体管M2的栅极耦合至所述反相器F1的输出端。当选择第32个扇区时，选择信号Select_Sector<31:0>为高电平，第一开关晶体管和第二开关晶体管均导通。第二开关晶体管M2作为第一开关晶体管M1的冗余晶体管，当第一开关晶体管损坏时实现冗余导通，不影响对存储单元的操作。

综上，上述实施例对铁电存储器的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。

本实施例还提供一种铁电存储器，其包括：多个存储扇区，每个存储扇区包括多个存储单元阵列，每个存储单元阵列包括k行j列存储单元，每个存储单元包括字线、位线和板线；多个感测电路，每个感测电路与每个扇区的一列存储单元的位线连接；多个选择开关，每个选择开关分别与每个扇区的每列存储单元的位线和对应的感测电路连接，所述选择开关能够在控制信号的控制下导通或关闭，每次只导通一个扇区。

在本发明提供的铁电存储器及其操作方法中，通过每个扇区分别通过一个选择子电路模块与多个感测耦合线相连接，选择信号控制选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他扇区耦合至多个感测耦合线，实现了在读取时只存在一个扇区与感测电路相连接，这样在读取某个单元时，该感测电路连接的位线的等效电容只需要考虑与该位线相连的一个扇区的字线寄生电容，这样可以减少读取时与该位线连接的字线的数量，防止如果同时连接多个扇区，未选中单元的数量很多时，叠加的干扰会大大降低感测精度，直至失效的现象。

另外，本发明的铁电存储器，32个扇区共用一组感测电路，一般情况下，16kbit的存储单元等于256行字线×64列位线的阵列，该阵列占据一个单位存储空间，而64列的多个感测电路也要占据一个单位存储空间，若不受干扰时，只连接256行字线，那么存储单元阵列和多个感测电路共两个单位存储空间，分别占据50％的空间，另一个16kbit的存储单元又需要两个单位存储空间，1M存储空间为64个16kbit的存储单元，占据128个单位存储空间。而采取本发明的实施例后，64个16kbit的存储单元占据64个单位存储空间，另外，每个多个感测电路为32个16kbit的存储单元进行检测，共需要两个多个感测电路，占据两个单位存储空间，一共需要66个单位存储空间，大大增加了铁电存储器的存储密度。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。