用于操作具有多个电容器的铁电存储单元的方法
阅读说明：本技术 用于操作具有多个电容器的铁电存储单元的方法 (Method for operating a ferroelectric memory cell with a plurality of capacitors ) 是由 潘锋 吕震宇 于 2019-07-17 设计创作，主要内容包括：公开了用于操作铁电存储单元的方法的实施例。在一个示例中，提供了用于写入铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与Vdd之间脉冲波动的板线信号根据板线时序被施加到N根板线中的每根。在0V与Vdd之间脉冲波动的位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。该数据包括可被写入到N个电容器中的N+1个有效状态。数据的有效状态是基于板线时序来确定的。位线时序是基于写入到N个电容器中的数据的有效状态来确定的。(Embodiments of a method for operating a ferroelectric memory cell are disclosed. In one example, a method for writing a ferroelectric memory cell is provided. The ferroelectric memory cell includes a transistor and N capacitors. The transistors are electrically connected to a bit line and a word line, respectively, and each of the N capacitors is electrically connected to a corresponding plate line of the N parallel plate lines (plate lines). A plate line signal that is pulsed between 0V and Vdd is applied to each of the N plate lines according to the plate line timing. A bit line signal pulsed between 0V and Vdd is applied to the bit lines according to the bit line timing to write the valid state of the data into the N capacitors. The data includes N +1 valid states that can be written into the N capacitors. The valid state of the data is determined based on the plate line timing. The bit line timing is determined based on the valid state of the data written into the N capacitors.)
相关申请的交叉引用
本申请是2018年8月13日提交的美国专利申请No.16/102,667的部分继续申请，该美国专利申请的全部内容通过引用并入本申请。
背景技术
本公开的实施例涉及铁电存储器件及其操作方法。
诸如铁电RAM(FeRAM或FRAM)之类的铁电存储器使用铁电材料层来实现非易失性。铁电材料层具有所施加电场与所储存表观电荷之间的非线性关系，因此可以在电场下切换极性。铁电存储器的优点包括低功耗、快速写性能和极好的最大读/写耐久度。
发明内容
在此公开了用于操作铁电存储单元的方法的实施例。
在一个示例中，提供了用于写入铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器，其中N是大于1的正整数。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与铁电存储单元的供电电压(Vdd)之间脉冲波动的板线信号根据板线时序被施加到N根板线中的每根。在0V与Vdd之间脉冲波动(pulsed)的位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。该数据包括可被写入到N个电容器中的N+1个有效状态。数据的有效状态是基于板线时序来确定的。位线时序是基于写入到N个电容器中的数据的有效状态来确定的。
在一些实施例中，位线时序不同于板线时序。
在一些实施例中，数据包括不能被写入到N个电容器中的2N-(N+1)个无效状态。
在一些实施例中，无效状态中的每个都对应于位线时序与板线时序相同的情况。
在一些实施例中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。
在一些实施例中，位线信号、字线信号以及板线信号在同一写周期中被施加。
在一些实施例中，位线时序是通过从与写入到N个电容器中的数据有效状态相对应的多个候选位线时序中进行选择来确定的。
在一些实施例中，N个电容器垂直地堆叠，其中每个电容器包括第一电极、第二电极以及在横向上布置在第一电极与第二电极之间的铁电层。晶体管电连接到N个电容器，并且包括沟道结构、栅导体以及在横向上布置在沟道结构与栅导体之间的栅介电层。
在一些实施例中，位线信号和板线信号由电连接到铁电存储单元的***器件通过位线和板线来施加。
在一些实施例中，***器件布置在铁电存储单元之下。
在另一个示例中，提供了用于写入铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器，其中N是大于1的正整数。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与大于铁电存储单元的供电电压(Vdd)的偏置电压之间脉冲波动的板线信号根据板线时序被施加到N根板线中的每根。在0V与Vdd之间脉冲波动的位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。该数据包括可被写入到N个电容器中的2N个有效状态。位线时序是基于写入到N个电容器中的数据的有效状态来确定的。
在一些示例中，偏置电压约为Vdd的4/3。
在一些实施例中，当数据的有效状态被写入到N个电容器时，位线信号不同于板线信号中的每个。
在一些实施例中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。
在一些实施例中，位线信号、字线信号以及板线信号在同一写周期中被施加。
在一些实施例中，位线时序是通过从与写入到N个电容器中的数据有效状态相对应的多个候选位线时序中进行选择来确定的。
在一些实施例中，N个电容器垂直地堆叠，其中每个电容器包括第一电极、第二电极以及在横向上布置在第一电极与第二电极之间的铁电层。晶体管电连接到N个电容器，并且包括沟道结构、栅导体以及在横向上布置在沟道结构与栅导体之间的栅介电层。
在一些实施例中，位线信号和板线信号由电连接到铁电存储单元的***器件通过位线和板线来施加。
在一些实施例中，***器件布置在铁电存储单元之下。
在又一示例中，提供了用于读取铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器，其中N是大于1的正整数。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与偏置电压之间脉冲波动的板线信号被依次地施加到N根板线中的每根。在处于偏置电压的板线信号被施加到N根板线中的每根以后，位线上的从N个电容器读取的位线信号被同时与N个参考电压比较，以从数据的多个有效状态中确定存储在N个电容器中的数据的有效状态。
在一些实施例中，在数据的有效状态被确定以后，数据的有效状态被写回到N个电容器。在一些实施例中，为了将数据的有效状态写回到N个电容器，在0V与偏置电压之间脉冲波动的另一板线信号可以根据板线时序被施加到N根板线中的每根，并且在0V与铁电存储单元的供电电压(Vdd)之间脉冲波动的另一位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。
在一些实施例中，偏置电压是Vdd，数据包括可写入到N个电容器中的N+1个有效状态，数据的N+1个有效状态是基于板线时序确定的，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
在一些实施例中，偏置电压大于Vdd，数据包括可写入到N个电容器中的2N个有效状态，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
在一些实施例中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。字线信号和板线信号在读取位线信号的同一读周期中被施加。
在另一示例中，提供了用于读取铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器，其中N是大于1的正整数。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与偏置电压之间脉冲波动的板线信号被依次地施加到N根板线中的每根。在处于偏置电压的板线信号中的每个被施加到N根板线中的相应板线以后，位线上的从N个电容器中的相应电容器读取的相应位线信号被与参考电压比较，以从数据的多个有效状态中确定存储在N个电容器中的数据的有效状态。
在一些实施例中，在数据的有效状态被确定以后，数据的有效状态被写回到N个电容器。在一些实施例中，为了将数据的有效状态写回到N个电容器，在0V与偏置电压之间脉冲波动的另一板线信号可以根据板线时序被施加到N根板线中的每根，并且在0V与铁电存储单元的供电电压(Vdd)之间脉冲波动的另一位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。
在一些实施例中，偏置电压是Vdd，数据包括可写入到N个电容器中的N+1个有效状态，数据的N+1个有效状态是基于板线时序确定的，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
在一些实施例中，偏置电压大于Vdd，数据包括可写入到N个电容器中的2N个有效状态，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
在一些实施例中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。字线信号和板线信号在读取位线信号的同一读周期中被施加。
在另一示例中，提供了用于读取铁电存储单元的方法。铁电存储单元包括晶体管和N个电容器，其中N是大于1的正整数。晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线(plate line)中的相应板线。在0V与偏置电压之间脉冲波动的板线信号被依次地施加到N根板线中的每根。在处于偏置电压的板线信号中的每个被施加到N根板线中的相应板线以后，位线上的从N个电容器中的相应电容器读取的相应位线信号被与参考电压比较，以从数据的多个有效状态中确定存储在N个电容器中的数据的有效状态。
在一些实施例中，在数据的有效状态被确定以后，数据的有效状态被写回到N个电容器。在一些实施例中，为了将数据的有效状态写回到N个电容器，在0V与偏置电压之间脉冲波动的另一板线信号根据板线时序被施加到N根板线中的每根，并且在0V与铁电存储单元的供电电压(Vdd)之间脉冲波动的另一位线信号根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。
在一些实施例中，偏置电压是Vdd，数据包括可写入到N个电容器中的N+1个有效状态，数据的N+1个有效状态是基于板线时序确定的，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
在一些实施例中，偏置电压大于Vdd，数据包括可写入到N个电容器中的2N个有效状态，并且位线时序是基于写入到N个电容器中的数据的有效状态确定的。
附图说明
并入本文并形成说明书一部分的说明书附图图解说明了本发明的实施例，并且与说明书一起进一步用于解释本发明的原理并使得本领域技术人员能够使用本发明。
图1A示出了根据本发明一些实施例的示例性三维铁电存储器件的平面图。
图1B示出了根据本发明一些实施例的图1A中示例性三维铁电存储器件的截面图。
图1C示出了根据本发明一些实施例的图1A中示例性三维铁电存储器件的另一截面图。
图1D示出了根据本发明一些实施例的图1A中的另一示例性三维铁电存储器件的截面图。
图1E示出了根据本发明一些实施例的图1A中的又一示例性三维铁电存储器件的截面图。
图2示出了根据本发明一些实施例的另一示例性三维铁电存储器件的截面图。
图3示出了根据本发明一些实施例的又一示例性三维铁电存储器件的截面图。
图4A-4F示出了根据本发明一些实施例的用于形成三维铁电存储器件的示例性制造方法。
图5A-5C示出了根据本发明一些实施例的用于形成三维铁电存储器件的另一示例性制造方法。
图6A-6H示出了根据本发明一些实施例的用于形成三维铁电存储器件的又一示例性制造方法。
图7是根据本发明一些实施例的用于形成三维铁电存储器件的示例性方法的流程图。
图8是根据本发明一些实施例的用于形成三维铁电存储器件的另一示例性制造方法的流程图。
图9示出了根据本公开一些实施例的具有多个铁电存储单元的示例性铁电存储器件的电路图，其中每个铁电存储单元都具有多个电容器。
图10示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行写入的示例性时序图。
图11A是根据本公开一些实施例的描绘了示例性数据状态以及相应板线时序和位线时序的图表。
图11B是根据本公开一些实施例的描绘了示例性数据状态以及相应板线时序和位线时序的另一图表。
图12A是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行写入的示例性方法的流程图。
图12B是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行写入的另一示例性方法的流程图。
图13示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行读取的示例性时序图。
图14是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行读取的示例性方法的流程图。
图15示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行读取的另一示例性时序图。
图16是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行读取的另一示例性方法的流程图。
具体实施方式
尽管讨论了本发明的配置和布置，但是应当理解，此讨论仅仅是为了图解说明目的。本领域技术人员能够理解，可使用其它配置和布置而不偏离本发明的主旨和范围。对本领域技术人员显而易见的是，本发明也可用于其它多种应用。
应当注意，本发明说明书所提到的“一个实施案例”、“一实施方案”、“示例性实施例”、“一些实施例”是指，所描述的实施例可能包括特定特征、结构或特性，但不是每个实施例都一定包括该特定特征、结构或特性。此外，这样的表述并不一定指同一个实施例。此外，当特定特征、结构或特性结合某实施案例被描述时，属于本领域技术人员知识范围的是，结合其它实施例来实施这样的特定特征、结构或特性，而不管是否在此明确说明。
一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，在此使用的术语“一个或多个”，至少部分地根据上下文，可用于以单数形式来描述任何特征、结构或特性，或以复数形式来描述特征、结构或特性的组合。类似地，诸如“一个”、“一”、或“该”之类的术语又可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。
能容易地理解的是，“在……上”、“在……之上”、以及“在…….上方”在本发明中的含义应该以最宽泛方式来解释，使得“在……上”不仅指直接处于某物上，而且还可以包括在有中间特征或中间层位于二者之间的情况下处于某物上，并且“在……之上”、或“在…….上方”不仅指处于某物之上或上方，而且还可以包括在二者之间没有中间特征或中间层的情况下处于在某物之上或上方(即直接处于某物上)。
此外空间相关术语，如“在……下面”、“在……之下”、“下部”、“在…….上”、“上部”等等可以在此用于方便描述一个元素或特征相对于另一元素或特征在附图中示出的关系。空间相关术语旨在除了涵盖器件在附图中描述的取向以外还涵盖该器件在使用或操作时的其它取向。装置可以以其它方式被定向(旋转90°或处于其它取向)，并且这里所用的空间相关描述相应地也可同样地来解释。
这里所用的术语“衬底”是指后续材料层所添加到的材料。衬底本身可以被图案化。添加到衬底之上的材料可以被图案化，或者可保持未经图案化。此外，衬底可包括多种多样的半导体材料、如硅、锗、砷化镓、磷化铟等。可替代地，衬底也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。
这里所用的术语“层”是指某一区域有厚度的材料部位。层可以延伸到下方或上方结构的全部之上，或可以具有小于下方或上方结构的伸展。此外，层可以是同质或异质的连续结构的一个区域，该区域的厚度小于该连续结构的厚度。例如，层可位于任何一对水平平面之间，或位于该连续结构的顶面或底面处。层可水平地、垂直地、和/或沿锥形表面延伸。衬底可以是层，可包括一个或多个层在其中，和/或可以具有一个或多个层在其上，和/或一个或多个层在其下。一层可包括多层。例如，互连层可包括一个或多个导体和接触层(其中形成接触部、互连线和/或通孔)和一个或多个介电层。
这里所用的术语“标称的/标称地”指某一部件、工艺在产品或工艺的设计阶段设置的特性或参数的期望或目标值，还包括高于和/或低于所述期望值的值范围。该值范围可能是由于制造工艺的轻微差异或公差引起的。这里所用的“大约”是指如下给定数量的值：所述数量可能基于与所涉及半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指如下给定数量的值：所述数量在例如该值的10％至30％范围内变化(如该值±10％、±20％、或±30％)。
这里所用的术语“3D存储器件”是指如下半导体器件：所述半导体器件在横向定向的衬底上具有垂直定向的存储单元(此处称为“存储串”)，使得存储串相对于衬底在垂直方向延伸。这里所用的“垂直的/垂直地”是指与衬底的横向表面标称地垂直。
与其它存储器件相比相对小的存储单元密度是现有铁电存储器的一个主要限制因素。平面铁电存储单元可通过改进工艺、技术、电路设计、编程算法和制造工艺来被缩放到更小尺寸。然而，随着铁电存储单元的特征尺寸接近下限，平面工艺和制造技术变为具有挑战性和高成本的。结果使平面铁电存储器件的存储密度接近上限。
根据本发明的各个实施例提供了三维铁电存储器架构，该架构可应对平面铁电存储器件的密度限制，由此实现性能与面积比的增加以及每字节存储成本的降低。
图1A为根据本发明的一些实施例的示例性三维铁电存储器件100的平面图。如图1A所示，三维铁电存储器件100可以包括铁电存储单元102的阵列和多个缝隙结构104。每个铁电存储单元102可以在平面图中为基本圆形。应当理解，铁电存储单元102在平面图中的形状不限于圆形，而是可以是其它任何形状，如矩形、方形、椭圆等。缝隙结构104可以将三维铁电存储器件100分为多个区域，如存储块和/或多个存储指，每个块和/或指包括多个铁电存储单元102。应当注意，为进一步图解说明三维铁电存储器件100中的部件的空间关系，图1A中包括了x和y轴。x和y轴定义了三维铁电存储器件100的横向平面，在该横向平面内，缝隙结构104沿x方形延伸。在一些实施例中，三维铁电存储器件100的字线也沿x方向延伸，并且三维铁电存储器件100的位线沿垂直于x方向的y方向延伸。在本发明的整个范围内，采用相同标记法来描述空间关系。在一些实施例中，位线延伸方向和字线延伸方向不互相垂直。
图1B示出了根据本发明的一些实施例的图1A中三维铁电存储器件100沿x方向的截面图。如图1B所示，三维铁电存储器件100可以包括衬底106，该衬底106可以包括硅(例如单晶硅)、锗硅、砷化镓、锗、绝缘体上硅(silicon on insulator，SOI)、绝缘体上锗(germanium on insulator，GOI)、或其它任何合适的材料。
在一些实施例中，一个或多个***器件(未示出)在衬底106上或衬底106内形成。***器件可以包括任何合适的数字、模拟和/或混合信号***电路，以用于促进三维铁电存储器100的操作。例如，***器件可包括一个或多个数据缓冲器、解码器(如行解码器和列解码器)、灵敏放大器(sense amplifier)、驱动器、电荷泵、电流或电压参考、或电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。
如图1B所示，三维铁电存储器件100可包括位于***器件之上的互连层107(本文称为“***互连层”)，以用来向***器件或从***器件传输电信号。应当注意，图1B中包括了x和z轴来进一步图解说明三维铁电存储器件100的部件的空间关系。衬底106包括沿x方向(如其中两个横向方向之一)横向地伸展的两个横向表面(如顶面和底面)。如这里所使用的那样，一个部件(例如层或器件)是处于半导体器件(例如三维铁电存储器件100)的另一部件(如层或器件)“上”、“之上”还是“之下”是在衬底被定位在半导体器件在z方向上的最低的平面内时相对于半导体器件的衬底(如衬底106)在z方向(如垂直方向)上确定的。在本发明的整个范围内，使用相同的用于描述空间关系的标记法。
***互连层107可以包括多个互连(本文亦称“接触部”)，其包括横向互连线和垂直互连(通孔)接触部。这里所用的术语“互连”可广泛包括任何合适类型的互连、如中段(middle-end-of-line，MEOL)互连和后段(back-end-of-line，BEOL)互连。***互连层107还可以包括一个或多个层间介电(interlayer dielectric，ILD)层(又称“金属间介电层IMD”)，互连线和通孔接触部可以在所述层间介电层中形成。也就是说，***互连层107可以在一个或多个ILD层中包括互连线和通孔接触部。***互连层107中的互连线和通孔接触部可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物、掺杂硅、TCO、或以上材料的任何组合。***互连层107中的ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低介电常数(低k)电介质、或以上材料的任何组合。
如图1B所示，三维铁电存储器件100可以包括处于***互连层107之上的停止层108和处于停止层108之上的电容器栅叠层110。在一些实施例中，停止层108布置在阵列处以帮助在阵列中形成铁电存储单元102期间(如图1A的平面图中所示)停止刻蚀工艺。在一些实施例中，停止层108在铁电存储单元102阵列的周界或边缘处被去除(如图1A平面图所示)，以使位线和接触部到达铁电存储单元102之下的***器件。如图1B所示，停止层108可以定义至少部分地垂直延伸穿过电容器栅叠层110的铁电存储单元102的底部位置。
在一些实施例中，电容器栅叠层110包括第一介电层112、导体层114、和第二介电层116，它们以此顺序自下而上布置。也就是说，导体层114可以垂直地形成在第一介电层112与第二介电层116之间，而第一介电层112与第二介电层116分别布置在导体层114下方和上方。导体层114可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物、掺杂硅、TCO、或以上材料的任何组合。第一和第二介电层112和116可以由介电材料形成，该介电材料包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或其任何组合。停止层108可以包括与第一介电层112中所使用介电材料不同的介电材料，包括但不限于高介电常数(高k)电介质，如氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)，或其任何组合。
如图1B所示，三维铁电存储器件100可以包括铁电存储单元102的阵列，其中每个铁电存储单元102在衬底106上的***器件之上且垂直延伸。在一些实施例中，铁电存储单元102为“1T-1C”单元，该单元包括电容器118和位于电容器118上且电连接到电容器118的晶体管120。也就是说，三维铁电存储器件100可以包括“***-电容器-晶体管”架构，在该架构中，***器件、电容器118和晶体管120以此顺序自下而上布置。在一些实施例中，三维铁电存储器件100可以包括“***-晶体管-电容器”架构，在该架构中，***器件、晶体管和电容器以此顺序自下而上布置。铁电存储单元102的电容器118可垂直地延伸穿过电容器栅叠层110，且在其下部处与停止层108接触。
在一些实施例中，电容器118包括第一电极122、第二电极126和在横向上布置在第一电极122与第二电极126之间的铁电层124。第二电极126可与导体层114(位于电容器栅叠层110中)接触，该导体层114可横向延伸，并充当铁电存储单元102的电容器118的栅极线。在一些实施例中，每个铁电存储单元102(及其电容器118)可以具有基本圆柱形的形状(例如，柱形)。第一电极122、铁电层124、和第二电极126可以从铁电存储单元102的中心在径向上以此顺序来布置。能够理解，铁电存储单元102(及其电容118)的形状不限于圆柱形，可以是其它任何合适的形状,如沟形。在一些实施例中，铁电层124为连续的膜，该膜跨过多个电容器118延伸并被多个电容器118共用。
第一电极122和第二电极126可以包括导电材料，包括但不限于W、Co、Cu、Al、硅、TCOs或其任何组合。在一些实施例中，第一电极122包括硅、如多晶硅。在一些实施例中，第二电极126和电容器118的导体层114包括相同的导电材料，如W。第一电极122和第二电极126的材料还可以包括但不限于下列各项至少之一：氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、以及氧化钌(RuOx)。在一些实施例，第一电极122和第二电极126包括相同的材料。在一些实施例中，第一电极122和第二电极126包括不同的材料。
在一些实施例中，第一或第二电极包括透明导电氧化物(transparentconductive oxide，TCO)。透明导电氧化物包括但不限于基于掺杂氧化锌(ZnO)的TCO、基于掺杂氧化钛(TiO2)的TCO、基于掺杂氧化锡(SnO2)的TCO、以及钙钛矿TCO。
铁电层124可包括铁电二元复合氧化物。在一些实施例中，铁电层124包括氧和至少一种铁电金属。铁电金属可以包括但不限于锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、镭(Ra)、钒(V)、铌(Nb)、钽(Ta)、
在一些实施例中，晶体管120包括沟道结构128、栅导体132和在横向上布置在沟道结构128与栅导体132之间的栅介电层130。沟道结构128可包括位于其下部和上部的源极/漏极区域、以及在垂直方向上处于源极/漏极区域之间的沟道。如图1B所示，沟道结构128可以布置在第一电极122之上，并通过其下部的源极/漏极区域与第一电极122电连接。栅导体132可以横向延伸并充当晶体管120的栅极线及铁电存储单元102的字线。栅导体132和栅介电层130(如栅极氧化物)可以形成栅叠层以用于控制沟道结构128中的沟道的电学性质。在一些实施例中，每个铁电存储单元102(及其晶体管120)可以具有基本圆柱形的形状(如柱形)。沟道结构128、栅介电层130和栅导体132可以从铁电存储单元的中心在径向上以此顺序来布置。能够理解，铁电存储单元102(及其晶体管118)的形状不限于圆柱形，而是可以是其它任何合适的形状，如沟槽形状。
在一些实施例中，沟道结构128包括半导体材料，如单晶硅、多晶硅、无定形硅、Ge、其它任何半导体材料或其任意组合。沟道结构128的源极/漏极区域可用n型或p型掺杂物掺杂至所期望的掺杂等级。在一些实施例中，栅介电层130包括介电材料，如氧化硅、氮化硅、或高k电介质，包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)或以上任意组合。在一些实施例中，栅导体132包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物、掺杂硅、TCO或以上任意组合。在一些实施例中，阻挡层/粘接层(未示出)可以包括一个或多个层以用于增加栅导体132与栅介电层130之间的粘接和/或防止二者之间的金属扩散。阻挡层/粘接层的材料可以包括但不限于钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或以上任意组合。
如图1B所示，三维铁电存储器100可包括位于铁电存储器件102之上的互连层134(本文称为“BEOL互连层”)，以用于从铁电存储单元102或向铁电存储单元102传输电信号。BEOL互连层134可包括局部互连，所述局部互连形成在一个或多个ILD层中并且与三维铁电存储器件100中的部件，如字线(比如栅导体132)和铁电存储单元102相接触。由于这些互连与三维铁电存储部件100的部件直接连接以用于扇出，因此这些互连在此可被称为“局部互连”。每个局部互连都可以包括填充有导电材料的开口(例如通孔或沟槽)，这些导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、TCO或其任意组合。局部互连可包括位线接触部136。在一些实施例中，位线接触部136与位于沟道结构128上部的晶体管120的源极/漏极区域接触。
BEOL互连层134还可以包括位于局部互连之上的其它互连线和通孔接触部，如在一个或多个ILD层中形成的位线138。在一些实施例中，位线接触部136与位线138接触，并且将位线138与铁电存储单元102的晶体管120电连接。位线138可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、TCO、或其任意组合。ILD层可以由介电材料形成，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或以上任意组合。
图1C示出了本发明一些实施例的三维铁电存储器100沿图1A的y方向的截面图。与图1B不同的是，图1C还示出了缝隙结构104的截面。如图1C所示，缝隙结构104可以被形成为穿过栅导体132、铁电层124、电容器栅叠层110和停止层108。缝隙结构104可通过湿法刻蚀和/或干法刻蚀被图案化和刻蚀以形成沟槽。此沟槽可被填充介电材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k介质、或以上任意组合。结果，沿y方向(如垂直于图1A中平面图中的缝隙结构104的方向)延伸的电容器118和晶体管120(如导体层114和栅导体132)的栅极线相互电绝缘，以形成单独的存储块和/或存储指。能够理解，下面可以不再重复描述图1B和1C二者中的三维铁电存储器100的其它类似结构的细节(如材料、尺寸、功能等)。
图1D示出了根据本发明一些实施例的另一三维铁电存储器101的截面图。与图1B中所示的三维铁电存储器件100不同，图1D中的三维铁电存储器件101可以包括电容器119，其包括多个电极的122-1和122-2组成的第一复合电极122。附加于包括半导体材料(如硅)的电极122-1，第一复合电极122还可以包括另一包括导电材料的电极122-2，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、TCO、或其任意组合。电极122-2可在横向上(如在径向上)布置在电极122-1与铁电层124之间。能够理解，下面可以不再重复描述图1B和1C二者中三维铁电存储器100的其它类似结构(如铁电存储单元102)的细节(如材料、尺寸、功能等)。
图1E示出了根据本发明一些实施例的又一三维铁电存储器件103的截面图。与图1B中所示的三维铁电存储器件100不同，图1D中三维铁电存储器件103可以包括空心沟道结构128，该结构具有空心沟道128-1和空心核128-2。空心沟道128-1可以被形成为在图E的截面图中围绕空心核128-2，即覆盖空心核128-2的顶面和底面以及侧壁。在一些实施例中，空心沟道128-1包括半导体材料、如单晶硅、多晶硅、无定形硅、锗、任何其它半导体材料或以上任意组合。在一些实施例中，空心核128-2包括介电材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或以上任意组合。空心核128-2也可以部分地或全部地填充空气。能够理解，下面可以不再重复描述图1B和1C二者中三维铁电存储器件100的其它类似结构(如铁电存储单元102)的细节(如材料、尺寸、功能等)。
图2示出了根据本发明一些实施例的另一示例性三维铁电存储器件200的截面图。不同于图1A-1D中所示的三维铁电存储器件100或101，图2中的三维铁电存储器件200包括铁电存储单元202的阵列，每个铁电存储单元均包括垂直堆叠的多个电容器204-1和204-2。尽管每个铁电存储单元102可以是能够存储单个位信息的单层单元(SLC)，但是铁电存储单元202可以是多层单元(MLC)，其能够在电容器204-1和204-2中存储多个位信息。然而，对铁电存储单元102和202而言，在每个存储单元中使用的晶体管的数目可以是相同的。如图2中所示，铁电存储单元202可以是“1T-2C”单元。能够理解，垂直堆叠于铁电存储单元202中的电容器204的数目不局限于2个，而是可以是3个、4个或更多。例如，铁电存储单元202可以是“1T-3C”单元，即三层单元(Triple-Level Cell,TLC)。在一些实施例中，铁电存储单元202中可包括多个晶体管，以形成“nT-mC”单元，其中n和m均为整数。在这样的“nT-mC”单元中，在单元中包括了n个晶体管和m个电容器。能够理解，下面可以不再重复描述图1B和图2二者中三维铁电存储器件100和200的其它的类似结构的细节(如材料、尺寸、功能等)。
如图2所示，三维铁电存储器件200可包括衬底206、在衬底206上和/或内形成的一个或多个***器件(未示出)、以及***器件上方的互连层207(此处称为“***互连层”)。
如图2所示，三维铁电存储器件200还可包括位于***互连层207之上的停止层208、位于停止层208之上的下电容器栅叠层210和位于下电容器栅叠层210之上的上电容器栅叠层211。与只包括单个电容器栅叠层110的三维铁电存储器件100不同的是，铁电存储器件200可包括两个电容器栅叠层210和211，它们分别与两个电容器204-1和204-2对应。
在一些实施例中，下电容器栅叠层210包括：第一下介电层212、下导体层214、和第二下介电层216，它们以此顺序自下而上布置；上电容器栅叠层211包括第一上介电层213、上导体层215和第二上介电层217，它们以此顺序从下往上布置。上导体层214和下导体层215的可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、TCO或其任意组合。上、下介电层212、213、216和217可由介电材料构成，该介电材料包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或以上任意组合。
如图2所示，三维铁电存储器件200可包括铁电存储单元202的阵列，每个铁电存储单元202在衬底206上的***器件之上垂直地延伸。在一些实施例中，铁电存储单元202是“1T-2C”单元，其包括下电容器204-1、上电容器204-2和位于上电容器204-2和下电极204-1之上且与上电容器204-2和下电极204-1电连接的晶体管220。也就是说，三维铁电存储器件200可包括“***器件-电容器-电容器-晶体管”架构，其中***器件、下电容器204-1、上电容器204-2和晶体管220按此顺序自下而上排布。下电容器204-1可垂直延伸穿过下电容器栅叠层210，且在其下部与停止层208接触；上电容器204-2可垂直延伸穿过上电容器栅叠层211，且在其下部与下电容器204-1的上部接触。在一些实施例中，三维铁电存储器件200可以包括两个以上电容器。在一些实施例中，3D铁电存储器200可包括多于一个晶体管。此器件200可以包括“n”个电容器和“m”个晶体管，其中n和m都是整数。
在一些实施例中，下电容器204-1包括第一下电极222-1、第二下电极226-1和在横向上布置在第一下电极221-2与第二下电极226-1之间的下铁电层224-1。第二下电极226-1可与下导体层214(其处于下电容器栅叠层210中)接触，下导体层214可横向延伸，并充当下电容器204-1的栅极线。在一些实施例中，上电容器204-2包括第一上电极222-2、第二上电极226-2和在横向上布置在第一上电极222-2与第二上电极226-2之间的上铁电层224-2。第二上电极226-2可与上导体层215(其处于上电容器栅叠层211中)接触，上导体层215可横向延伸，并充当上电容204-2的栅极线。
在一些实施例中，每个铁电存储单元202(及其电容器204-1和204-2)可以具有基本圆柱形的形状(如柱形)。第一下电极222-1、下铁电层224-1和第二下电极226-1可从铁电存储单元202的中心在径向上以此顺序来布置；第一上电极222-2、上铁电层224-2和第二上电极226-2也可从铁电存储单元202的中心在径向上以此顺序来布置。能够理解，铁电存储单元202(及其电容器204-1和204-2)的形状不限于圆柱体，可以是其它任何合适的形状、如沟槽形。
在一些实施例中，每个铁电存储单元202中的第一下电极222-1和第一上电极222-2是跨越上电容器204-1和下电容器204-2并由上电容器204-1和下电容器204-2共用的连续电极的一部分。类似地，在一些实施例中，每个铁电存储单元202中的下铁电层224-1和上铁电层224-2是跨越下电容器204-1和上电容204-2并由下电容器204-1和上电容204-2共用的连续铁电层的一部分。根据一些实施案例，连续铁电层是跨越多个铁电存储单元202并被多个铁电存储单元202共用的连续膜。
如图2所示，每个铁电存储单元202中的第二下电极226-1和第二上电极226-2可以相互电绝缘，例如通过介电层彼此绝缘。第二下电极226-1和第二上电极226-2中的每个都可以个别化地且分别地电连接到下导体层214(下电容器204-1的栅极线)和上导体层215(上电容器204-2的栅极线)，使得下电容器204-1和上电容器204-2中的每个都可以被独立控制以存储位信息。在一些实施例中，为产生MLC电荷分布，第二下电极226-1和第二上电极226-2的垂直尺寸(例如在z方向)不同。例如，第二下电极226-1的垂直方向可以大于第二上电极226-2的垂直方向，或反之亦然。因此，第二下电极226-1和第二上电极226-2的面积也不相同，这可以引入MLC单元的不同状态。在一个实施例中，如果第二下电极226-1的面积是第二上电极226-2的两倍，或反过来，则MLC单元可具有四个状态:QL0+QU0、QL1+QU0、QL0+QU1、QL1+QU1，其中QL0和QL1分别以状态0和1来表示下电容器中存储的电荷，并且QU0和QU1分别以状态0和1来表示上电容器中存储的电荷。
第一电极222-1和222-2、第二电极226-1和226-2可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅、硅化物、TCO或其任意组合。在一些实施例中，第一电极221-1和222-2包括硅，如多晶硅。在一些实施例中，第二电极226-1和226-2、以及导体层214和215包括相同的导电材料，如W。第一电极222-1和222-2、第二电极226-1和226-2的材料可进一步包括但不限于下列各项至少之一：掺杂硅、TCO、氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、以及氧化钌(RuOx)。在一些实施例中，第一电极222-1和222-2以及第二电极226-1和226-2包括相同的材料。在一些实施例中，第一电极221-1和221-2、以及第二电极226-1和226-2包括不同的材料。
在一些实施例中，第一或第二电极包括透明导电氧化物(transparentconductive oxide，TCO)，该透明导电氧化物包括但不限于：基于掺杂ZnO的TCO、基于掺杂TiO2的TCO、基于掺杂SnO2的TCO，以及钙钛矿TCO。
铁电层224-1和224-2可包括铁电二元复合氧化物。在一些实施例中，铁电层224-1和224-2包括氧和至少一种铁电金属，如锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、镭(Ra)、钒(V)、铌(Nb)、钽(Ta)、
在一些实施例中，晶体管220包括沟道结构228、栅导体232和在横向上布置在沟道结构228与栅极导体232之间的栅极介电层230。沟道结构228可以包括位于其下部和上部的源极/漏极区域、以及在垂直方向上处于源极/漏极区域之间的沟道。如图2所示，沟道结构228可布置在包括第一电极222-2和222-1的连续电极之上，且通过下部的源极/漏极区域与该连续电极电连接。在一些实施例中，沟道结构228也可以布置在包括第一电极222-2和222-1的连续电极之下，且通过其源极/漏极区域与该连续电极电连接。栅导体232可以横向延伸，并且充当晶体管220的栅极线、以及铁电存储单元202的字线。栅导体232和栅介电层230(例如栅极氧化物)可形成栅叠层以用于控制沟道结构228中的沟道的电学性质。在一些实施例中，每个铁电存储单元202(及其晶体管220)可具有基本圆柱形的形状(如柱形)。沟道结构228、栅介电层230和栅导体232可从铁电存储单元202的中心在径向上以此顺序来布置。能够理解，铁电存储单元202(及其晶体管220)的形状不限于圆柱体，而是可以是任何其它合适的形状，如沟槽形。
图3示出了根据本发明一些实施例的另一示例性三维铁电存储器件300的截面图。与图2所示的三维铁电存储器件200不同，图3所示的三维铁电存储器件300包括铁电存储单元304和306的多个阵列，这些存储单元布置在不同的平面内，并共享在垂直方向上位于它们之间的位线。换句话说，每个位线可以在垂直方向上布置在下铁电存储单元304与上铁电存储单元306之间且与下铁电存储单元304和上铁电存储单元306电连接。这样的结构可以在横向上(x方向和/或y方向上)和垂直方向上(z方向上)重复。能够理解，下文可以不再重复描述图2和图3二者中的三维铁电存储器件200和300中其它类似结构的细节(如材料、尺寸、功能等)。
如图3所示，三维铁电存储器件300可包括下铁电存储单元304的阵列，每个存储单元304在衬底302之上垂直延伸。三维铁电存储器件300还可以包括布置在下铁电存储单元304之上的位线308和下位线接触部310，所述下位线接触部310与位线308和下铁电存储单元304中的晶体管的源极/漏极区域接触。在一些实施例中，三维铁电存储器件300还包括位于位线308之上的上位线接触部312。上位线接触部312可包括互连线和通孔接触部，该互连线和通孔部包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅、硅化物或其任意组合。在一些实施例中，上位线接触部312包括硅，如多晶硅。能够理解，尽管下铁电存储单元304在图3中被示为MLC单元，但是根据一些实施例，下铁电存储单元304可以是SLC单元(如参照图1B-1D所示)。
如图3所示，铁电存储器件300还可包括上铁电存储单元306的阵列，其中每个存储单元306在下铁电存储单元304的阵列和位线308之上垂直延伸。上铁电存储单元306可包括晶体管314和一个或多个电容器316，所述电容器316位于晶体管314上方且与之电连接。能够理解，尽管上铁电存储单元304在图3中被示为MLC单元，但是根据一些实施例，上铁电存储单元304可以是SLC单元(如参照图1B-1D所示)。
在一些实施例中，晶体管314包括沟道结构318、栅导体322和在横向上布置在沟道结构318与栅导体322之间的栅介电层320。沟道结构318可以包括位于其下部和上部的源极/漏极区域、以及在垂直方向上位于源极/漏极区域之间的沟道。如图3所示，沟道结构318可布置在上位线接触部312之上且通过其下部的源极/漏极区域与上位线接触部电连接。栅导体322可横向延伸，并且充当晶体管314的栅极和铁电存储单元306的字线。栅导体322和栅介电层320(例如栅极氧化物)可形成栅叠层以用于控制沟道结构318中的沟道的电学性质。在一些实施例中，每个铁电存储单元306(及其晶体管314)可具有基本圆柱形的形状(如柱形)。沟道结构318、栅介电层320和栅导体322可以从上铁电存储单元306的中心在径向上按此顺序来布置。能够理解，上铁电存储单元306(及其晶体管314)的形状不限于圆柱体，而是可以是任何其它合适的形状、如沟槽形。
如图3所示，三维铁电存储器件300还可包括位于晶体管314之上的下电容器栅叠层324和位于下电容器栅叠层324之上的上电容器栅叠层325。在一些实施例中，下电容器栅叠层324包括第一下介电层326、下导体层328和第二下介电层330，它们以此顺序自下而上布置；上电容器栅叠层325包括第一上介电层327、上导体层329和第二上介电层311，它们以此顺序自下而上布置。
如图3所示，每个上铁电存储单元306可进一步包括垂直延伸穿过下电容器栅叠层324的下电容器316-2和垂直延伸穿过上电容器栅叠层325的上电容器316-1。晶体管314、下电容器316-2和上电容器316-1可以在垂直方向上以此顺序堆叠。在一些实施例中，下电容器316-2包括第一电极332、第二下电极336-2和在横向上布置在第一电极332与第二下电极336-2之间的铁电层334。第二下电极336-2可与下导体层328(其位于下电容器栅叠层324中)接触，所述下导体层328可横向延伸，并充当下电容器316-2的栅极线。在一些实施例中，上电容器316-1包括第一电极332、第二上电极336-1和在横向上布置在第一电极332与第二上电极336-1之间的铁电层334。第二上电极336-1可与上导体层329(其位于上电容器栅叠层325中)接触，该上导体层329可横向延伸，并充当上电容器316-1的栅线。
在一些实施例中，第一电极332是连续电极，其跨越上电容器316-1和下电容器316-2并由它们共享。类似地，在一些实施例中，铁电层334是跨越上电容器316-1和下电容器316-2并由它们共享的连续铁电层。如图3所示，在下电容器316的底部，第一电极332的下部可以穿过铁电层334伸出，并与晶体管314的沟道结构318的上部的源极/漏极区域接触。因此，沟道结构318可位于第一电极332之下，并与之电连接。
如图3所示，每个上铁电存储单元306中的第二下电极336-2和第二上电极336-1可以相互电绝缘，如通过介电层相互电绝缘。第二下电极336-2和第二上电极336-1中的每个都可以个别化地且分别地与下导体层328(下电容器316-2的栅极线)和上导体层329(上电容器316-1的栅极线)电连接，使得下电容器316-2和上电容器316-1中的每个都可以独立被控制以存储比特信息。
如图3所示，三维铁电存储器件300可进一步包括局部互连，如栅极线接触部338、字线接触部340以用于扇出电容器(例如电容器316-2和316-1的导体层328和329)的栅极线和字线(例如晶体管314的栅导体322)。在一些实施例中，三维铁电存储器件300包括核心区域，在该核心区域中形成铁电存储单元304、306的阵列和围绕核心区域的台阶区。至少一些局部互连，如栅极线接触部338和字线接触部340可以落在台阶区中的栅极线和字线上。栅极线接触部338和字线接触部340中的每个可以包括由导电材料填充的开口(例如通孔或沟槽)，导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。
图4A-4F示出了根据本发明一些实施例的形成三维铁电存储器件的示例性制造过程。图5A-5C示出了根据本发明一些实施例的形成三维铁电存储器件的另一示例性制造过程。图7是根据本发明一些实施例的用于形成三维铁电存储器件的示例方法的流程图。图4A-4F、图5A-5C和图7中所示的三维铁电存储器件的示例包括图1-2中所示的三维铁电存储器件100和200。图4A-4F、图5A-5C和图7将被一起描述。能够理解，方法700中所示的操作并不是穷尽的，而是也可以在所示操作骤之前、之后或之间执行其它操作。此外，一些操作步骤可以同时执行，或以不同于图7所示的顺序执行。
参考图7，方法700从操作702开始，在该操作702中，在衬底上形成电容器栅叠层。在一些实施例中，在形成电容器栅叠层之前，在衬底上和/或衬底中形成***器件，并在***器件之上形成互连层(如***互连层)。衬底可以是硅衬底。
如图4A所示，可以在硅衬底402上形成***互连层404。***互连层404可以包括在多个ILD层中的互连，如MEOL和/或BEOL的互连线和通孔接触部。在一些实施例中，***互连层404包括多个ILD层和其中的通过多个工艺形成的互连。例如，互连中可包括导电材料，这些导电材料通过一个或多个薄膜沉积工艺来沉积，这些工艺包括但不限于化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、电镀、无电镀、或以上任意组合。形成互连的制造工艺还可以包括光刻、化学机械抛光(chemical mechanical polishing，CMP)、湿法/干法刻蚀或任何其它合适的工艺。所述ILD层可包括通过一个或多个薄膜沉积工艺沉积的介电材料，所述沉积工艺包括但不限于CVD、PVD、ALD或以上任意组合。
在一些实施例中，在形成***互连层404之前，在硅衬底402上或在硅衬底402中形成***器件(未示出)。***器件可包括通过多个工艺形成的多个晶体管，这些工艺包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入(implantation)、CMP、和任何其它适当工艺。在一些实施例中，掺杂区(未示出)通过离子注入和/或热扩散在硅衬底402中形成，所述掺杂区例如充当晶体管的源极区域和/或漏极区域。在一些实施例中，在硅衬底402中还可通过湿法/干法刻蚀和薄膜沉积形成绝缘区(未示出)。
如图4A所示，在***互连层404之上形成停止层406。停止层406可以包括介电材料，该介电材料包括但不限于高k电介质，如Al2O3、HfO2、Ta2O5、ZrO2、TiO2或以上任意组合。停止层406可通过一个或多个薄膜沉积工艺形成，沉积工艺包括但不限于CVD、PVD、ALD或以上任意组合。在一些实施例中，停止层406通过光刻和湿法/干法刻蚀进行图案化，以将其形成在铁电存储单元阵列的周界或边缘处，以用于使位线和接触部落到***器件上。
如图4A所示，电容器栅叠层408可以在停止层406之上形成。在一些实施例中，在停止层406上形成第一介电层410。第一介电层410可以包括与停止层406中所使用介电材料不同的介电材料，该介电材料包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或以上任意组合。在一些实施例中，然后在第一介电层410上形成导体层412，该导体层包括导电材料，如W、Co、Cu、Al、掺杂硅、硅化物、TCO或以上任意组合。在一些实施例中，然后在导体层412上形成第二介电层414。第二介电层414可包括与第一介电层410的介电材料相同的介电材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或以上任意组合。第一、第二介电层410和414以及导体层412可通过一个或多个薄膜沉积工艺形成，所述工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。
如图7所示，方法700进行至操作704，在该操作中，形成一个或多个垂直延伸穿过电容器栅叠层的电容。在一些实施例中，电容器栅叠层可包括多个电容器栅叠层，并且多个电容器被形成使得这些电容器中的每个都垂直延伸穿过相应的的电容器栅叠层。形成电容器可以包括：刻蚀穿过电容器栅叠层直到停止层的开口；在开口中形成第二电极；形成与第二电极接触的铁电层；以及形成与铁电层接触的第一电极。
如图4B所示，可以刻蚀穿过电容器栅叠层408(包括第一、第二介电层410和414、以及导体层412)直到停止层406的开口416。开口416可通过湿法刻蚀和/或干法刻蚀介电材料(如氧化硅和氮化硅)和导电材料(如W)来形成，该刻蚀停止在停止层406。通过在不同材料上刻蚀停止，可以控制形成开口416而对电容器栅叠层408进行的刻蚀。例如，包括氧化铝(Al2O3)的停止层406可以防止进一步刻蚀到***互连层404中。
第二电极418可以通过使用一个或多个薄膜沉积工艺在开口416的侧壁和底面沉积导电膜(如金属膜)而形成，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。所得到的第二电极418的导电膜可以与电容器栅叠层408中的导体层412电连接。在一些实施例中，第二电极418没有在电容器栅叠层408的顶面上形成。通过对牺牲/保护层的图案化和对牺牲/保护层及导电膜的刻蚀，在电容器栅叠层408的顶面上形成的导电膜的任何部分都可以被去除。
如图4C所示，可沿着第二电极418以及在电容器栅叠层408的顶面形成与第二电极418接触的铁电层420。铁电层420可覆盖开口416中形成的第二电极418，例如位于在开口416的侧壁和底面。根据一些实施例，铁电层420可以被形成为跨越多个开口416的连续膜。铁电层420可包括通过一个或多个薄膜沉积工艺沉积的铁电二元复合氧化物膜，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。在一些实施例中，铁电层420通过用薄膜沉积工艺依次沉积多个介电膜来形成。
如图4D所示，第一电极422可以被形成以填充开口416中的剩余空间，且与铁电层420接触。在一些实施例中，首先使用一个或多个薄膜沉积工艺沉积半导体膜(如硅膜)以填充开口416中的剩余空间并且覆盖开口416内和开口416外(其例如处于场区处)的铁电层420，该沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。然后，半导体膜被图案化和刻蚀(如通过湿法/干法刻蚀和/或CMP)，以去除开口416(其例如处于场区处)外的至少一部分，以形成如图4D所示的第一电极422。在一些实施例中，第一电极422是包括导体层(如金属膜)的复合电极，其在形成填充开口416中的剩余空间的半导体膜之前在开口416内形成，且与铁电层420接触。
方法700进行至操作706，如图7所示，在该操作中，在一个或多个电容器之上形成与这些电容器电连接的晶体管。形成晶体管可以包括：在第一电极上形成与之电连接的沟道结构；形成与沟道结构接触的栅介电层；以及形成与栅介电层接触的栅导体。
如图4D所示，在第一电极422之上可形成与之对齐的沟道结构424。在一些实施例中，首先在形成第一电极422的半导体膜上形成硅膜。该硅膜可以包括多晶硅或非晶硅，其使用一个或多个薄膜沉积工艺被沉积，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。可替代地，硅膜可包括与形成第一电极422的半导体膜相键合(例如形成硅-硅共价键合)的单晶硅。在一些实施例中，在单晶硅与第一电极422的键合之后，键合的单晶硅被减薄。在一些实施例中，硅膜然后被图案化和刻蚀(如通过湿法/干法刻蚀和/或CMP)以去除开口416之外(其例如处于场区处)的至少部分，以便形成如图4D所示的沟道结构424。在一些实施例中，沟道结构424的上部和/或下部被掺杂n型或p型掺杂剂以形成源极/漏极区域。
如图4E所示，形成栅介电层426以覆盖沟道结构424的侧壁。在一些实施例中，栅介电层426还覆盖沟道结构424的顶面。在一些实施例中，首先通过湿法刻蚀和/或干法刻蚀对沟道结构424进行削减(例如在其侧壁和顶面处)。在一些实施例中，然后通过氧化被削减的沟道结构424的侧壁和顶面(例如通过热氧化)形成栅介电层426。栅导体428可以被形成以填充被栅介电层426覆盖的沟道结构424之间的空间，且与栅极介电层426的顶面平齐。在一些实施例中，首先使用一个或多个薄膜沉积工艺沿栅介电层426的侧壁形成阻挡/粘接层(例如Ti/TiN)，所述沉积方法包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。在一些实施例中，然后一个或多个薄膜沉积工艺在阻挡/粘接层上沉积导电膜，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合，然后用CMP对沉积的导电膜进行平坦化，以使该导电膜与栅介电层426的顶面平齐。
方法700进行到操作708，如图7所示，在操作中，在晶体管之上形成互连层(如BEOL互连层)。形成BEOL互连层可包括：在晶体管之上形成与之接触的位线接触部；以及在位线接触部之上形成与之接触的位线。
如图4F所示，在被栅介电层426覆盖的沟道结构424之上可形成BEOL互连层430。BEOL互连层430可以包括互连，例如在多个ILD层中形成的位线接触部432和位线434。在一些实施例中，BEOL互连层430包括通过多个工艺过程形成的多个ILD层以及ILD层中的位线接触432和位线434。例如，位线接触部432和位线434可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或以上任意组合。形成位线接触部432和位线434的制造工艺也可以包括光刻、CMP、湿/干法刻蚀或任何其它适当的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺形成的介电材料，所述沉积工艺包括但不限于CVD、PVD、ALD或以上任意组合。
图5A-5C示出了图7中的操作704的另一个实施例，在该操作中，在MLC单元中形成多个电容器。能够理解，图4和图5中的其它类似操作的细节(如工艺、材料等)在下面可不再重复说明。如图5A所示，MLC铁电存储单元501可以被形成为在硅衬底502之上垂直延伸。***互连层504、停止层506、下电容器栅叠层508、牺牲层510(例如氮化硅层或任何与电容器栅叠层508和512的介电层不同的介电材料)和上电容器栅叠层512可以通过一个或多个薄膜沉积工艺顺序地以该顺序自下而上沉积，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或以上任意组合。与参照图4A-4F详细描述的那样，MLC铁电存储单元501可以被形成为至少部分地垂直延伸穿过下电容器栅叠层508、牺牲层510和上电容器栅叠层512并且停止于停止层506。
如图5B所示，缝隙516可以被刻蚀为垂直穿过停止层506、下电容器栅叠层508、牺牲层510和上电容器栅叠层512。缝隙516可通过湿法刻蚀和/或干法刻蚀介电材料(如氧化硅、氮化硅和氧化铝)和导电材料(例如W)形成。缝隙516被用作通道以用于去除牺牲层510，去除牺牲层510是使用对牺牲层510(例如氮化硅)的湿法刻蚀来执行的，所述湿法刻蚀对电容器栅叠层508和512中的介电层(例如氧化硅)为选择性的。结果，形成了横向凹陷518，所述横向凹陷518将第二电极分割成两个分别用于两个电容器的被电绝缘的下电极和上电极。如图5C所示，介电材料(如氧化硅)可使用CVD、PVD、ALD，或以上任意组合填充缝隙516和横向凹陷518。例如，牺牲层510(如氮化硅)可以被氧化硅取代。结果，不仅每个MLC铁电存储单元501的第二电极的下电极和上电极可以互相电绝缘，而且电容器的栅极线和晶体管的字线也可以被填充有介电材料的缝隙516切割，由此形成多个存储块和/或存储指。
图6A-6H示出了根据本发明一些实施例的形成三维铁电存储器件的另一个示例性制造过程。图8是根据本发明一些实施例的用于形成三维铁电存储器件的另一示例性方法的流程图。图6A-6H和图8所示的三维铁电存储器件的示例包括图3所示的三维铁电存储器件300。图6A-6H和图8将在一起进行说明。能够理解，方法800中所示的操作并不是穷尽的，而是其它操作也可以在所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或以不同于图8所示的顺序执行。
参考图8，方法800在操作802开始，在该操作中，在衬底之上形成在垂直方向延伸的第一铁电存储单元。第一铁电存储单元可按照参照图4和和图5所描述的那样形成。
如图8所示，方法800进行到操作804，在该操作中，在第一铁电存储单元上面形成与之电连接的位线。在一些实施例中，在形成位线之前，在第一铁电存储单元之上形成与第一铁电存储单元电连接的下位线，在形成位线之后，在位线之上形成与该位线电连接的上位线接触部。如图6A所示，位线602在一个或多个ILD层中形成，这如上面参照图4F所述。
如图6A所示，上位线接触部604可在位线602之上形成且与位线602接触。上位线接触部604可包括穿过ILD层的通孔接触部和处于ILD层的顶面上的互连线。在一些实施例中，首先通过湿刻蚀和/或干刻蚀刻蚀穿过ILD层的通孔开口以到达位线602。在一些实施例中，可以通过使用一个或多个薄膜沉积工艺沉积在通孔开口内和通孔开口外(在ILD层的顶面)形成导电膜(如金属膜)或半导体膜(例如多晶硅膜)，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。在一些实施例中，该导电膜或半导体膜然后被图案化并且被刻蚀(如通过湿法/干法刻蚀和/或CMP等)，以去除通孔外的至少一部分，以便形成如图6A所示的上位线接触部604。
方法800进行到操作806，如图8所示，在该操作中，在位线上形成垂直延伸且与该位线电连接的第二铁电存储单元。如图6A所示，沟道结构606可在上位线接触部604之上形成，并与上位线接触部604对齐。在一些实施例中，首先在形成上位线接触部604的导电膜或半导体膜上形成硅膜。此硅膜可包括使用一个或多个薄膜沉积工艺沉积的多晶硅或非晶硅，所述膜沉积工艺包括但不限于CVD、PVD、ALD或以上任意组合。可替代地，该硅膜可包括单晶硅层，该单晶硅层首先与形成上位线接触部604的半导体膜键合(例如形成硅-硅共价键合)，然后键合的单晶硅被减薄。在一些实施例中，该硅膜然后被图案化和刻蚀(例如通过湿法/干法刻蚀和/或CMP)，以去除通孔开口416之外的至少一部分，以便形成图6A所示的沟道结构606。在一些实施例中，沟道结构606的上部和/或下部可以被掺杂n型或p型掺杂剂以形成源极/漏极区域。
如图6B所示，栅介电层608可以被形成为覆盖沟道结构606的侧壁和顶面。在一些实施例中，沟道结构606首先通过湿法刻蚀和/或干法刻蚀被削减(例如在其侧壁和顶面处)。在一些实施例中，栅介电层608然后通过氧化被削减的沟道结构606的侧壁和顶面的一部分而形成，例如通过热氧化。栅导体610可以被形成为填充栅极介电层608覆盖的沟道结构606之间的空间，并与栅极介电层608的顶面齐平。在一些实施例中，通过使用一个或多个薄膜沉积工艺，可以首先沿栅介电层608的侧壁形成阻挡/粘接层(例如Ti/TiN)，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或以上任意组合。在一些实施例中，导电膜然后通过使用一个或多个薄膜沉积工艺沉积在阻挡层/粘接层上，所述沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合，然后再用CMP使所沉积的导电膜平坦化以使之与栅介电层608的顶面平齐。
如图6C所示，分离层612(例如氮化硅层)、下电容器栅叠层614、牺牲层616(例如氮化硅层或任何与电容器栅叠层614和618中的介电层不同的介电材料)和上电容器栅叠层618可以通过一个或多个薄膜沉积工艺顺序地以此顺序自下而上沉积，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或以上任意组合。
如图6D所示，开口620可以被刻蚀为穿过上电容器栅叠层618、牺牲层616、下电容器栅叠层614、分离层612、以及栅介电层608直到沟道结构606上部(也就是源极/漏极区域)而形成。开口620可以通过湿法刻蚀和/或干法刻蚀介电材料(如氧化硅、氮化硅和高k电介质)和导电材料(例如W)而实现。第二电极622可以通过使用一个或多个薄膜沉积工艺在开口620的侧壁和底面沉积导电膜(如金属膜)而形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。得到的第二电极622的导电膜可电连接到电容器栅叠层614和618中的导体层。铁电层624可沿第二电极622形成并与第二电极622接触。铁电层624可覆盖形成于开口620中的第二电极622(例如在开口620的侧壁上和底面上)。铁电层624可包括通过一个或多个薄膜沉积工艺形成的铁电二元复合氧化物膜，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。
如图6E所示，第二电极622和铁电层624并不形成在上电容器栅叠层618的顶面上。通过对牺牲/保护层进行图案化，并对牺牲/保护层、导电膜和铁电二元复合氧化物膜进行刻蚀，可去除导电膜和铁电二元复合氧化物膜在上电容器栅叠层618的顶面上形成的任何部分。如图6E所示，第二电极622和铁电层624不形成在开口620的底面上。导电膜和铁电二元复合氧化物膜的形成在开口620的底面上的那部分可以通过底部穿孔工艺被去除，该底部刻穿工艺包括湿法刻蚀和/或干法刻蚀。
如图6E所示，第一电极626可以被形成为填充开口620中的剩余空间。结果，第一电极626的侧壁可以与铁电层624接触，并且第一电极626的底部部分可以与沟道结构606的顶部部分处的源极/漏极区域接触。在一些实施例中，通过使用一个或多个薄膜沉积工艺，半导体薄膜(如硅膜)可以首先被沉积以填充开口620中的剩余空间并覆盖开口620内和开口620外(如场区处)的铁电层624，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或以上任意组合。该半导体膜然后被图案化和刻蚀(例如通过湿法/干法刻蚀和/或CMP)，以去除开口620外部(也就是在场区处)的那部分，以便形成图6E所示的第一电极626。
如图6F所示，分离层612和牺牲层616(例如氮化硅)可以穿过缝隙(未示出)被去除，以使用对分离层612和牺牲层616(例如氮化硅)的湿法刻蚀形成横向凹陷628，所述湿法刻蚀对电容器栅叠层614和618中的介电层(例如氧化硅)为选择性的。横向凹陷628可将第二电极622分隔成分别用于两个电容器的两个相互电绝缘的下电极622-2和上电极622-1。在一些实施例中，通过使用一个或多个薄膜沉积工艺，介电材料(如氧化硅)填充如图6H所示的横向凹陷628，所述薄膜沉积工艺比如为CVD、PVD、ALD、电化学沉积或以上任意组合。在一些实施例中，横向凹陷628可进一步分隔铁电层624，使得铁电层624可以被分隔为下部和上部。也就是说，铁电层624可以变为不连续的。
如图6G所示，在一些实施例中，第一电极626是复合电极，该电极包括导体层626-2(例如，金属膜)，所述导体层626-2在形成填充开口620中的剩余空间的半导体膜626-1以前在开口620内被形成为与铁电层624接触。
如图6H所示，局部互连(例如栅极线接触部630和字线接触部632)可以形成为穿过一个或多个ILD层并与台阶区域内相应的栅极线和字线接触。在一些实施例中，通孔开口首先被图案化并通过湿法刻蚀和/或干法刻蚀被刻蚀。在一些实施例中，通过使用一个或多个薄膜沉积工艺，通孔开口可被填充导电材料以形成栅线接触部630和字线接触部632，所述薄膜沉积工艺包括但不限于PVD、CVD、ALD、电化学沉积或以上任意组合。
如上面参照图2和3所述，三维铁电存储器件可以包括MLC(例如“nT-mC”单元)的阵列，其中每个MLC都能够在多个电容器中存储多个数据位。与平面尺寸受电容器控制的平面铁电存储器件不同，在此处公开的三维铁电存储器件中，垂直堆叠的电容器不会增加铁电存储单元的尺寸，因为平面图中的总电容器面积不取决于电容器的数目。如下面详细描述的那样，根据本公开的各个实施例还提供了具有多个电容器的铁电存储单元(例如MLC)的各种操作方法、如写操作和读操作，这些操作允许在此公开的三维铁电存储器件用于大容量应用。能够理解，在此公开的操作方法可以由包括MLC阵列的任何铁电存储器件、比如在此参照图2和3公开的三维铁电存储器件来实现。换言之，三维铁电存储器件200和300可以执行在此公开的任何写操作或读操作。
图9示出了根据本公开的一些实施例的具有多个铁电存储单元902的示例性铁电存储器件900的电路图，其中每个铁电存储单元902都具有多个电容器904。如图9所示，诸如三维铁电存储器件200和300之类的铁电存储器件900包括布置成行和列的铁电存储单元902的阵列。每个铁电存储单元902可以是包括诸如第一电容器C00和第二电容器C01之类的多个电容器的MLC，这如图9所示。“C00”表示：铁电存储单元902的第一电容器电连接到第一位线BL[0]和第一板线PL0，而“C01”表示：铁电存储单元902的第二电容器电连接到第一位线BL[0]和第二板线PL1。同样，“C01”表示：电容器电连接到第二位线BL[1]和第一板线PL0，而“C11”表示：电容器电连接到第二位线BL[1]和第二板线PL1。每个铁电存储单元902都还可以分别包括晶体管906，所述晶体管906电连接到第一和第二电容器904中的每个。为描述简单起见，可执行在此公开的各种操作的铁电存储单元902被概括为包括一个晶体管和N个电容器的“1T-nC”MLC。根据一些实施例，N个电容器(例如，第一和第二电容器904)在三维铁电存储器件200和300中垂直地堆叠。在一个示例中，铁电存储单元902可以是铁电存储单元202，晶体管906可以是晶体管220，并且第一和第二电容器904可以是电容器204-1和204-2，这如图2所示。在另一示例中，铁电存储单元902可以是铁电存储单元304或306，晶体管906可以是晶体管314，并且第一和第二电容器904可以是电容器316-1和316-2，这如图3所示。
如图9所示，每个字线WL[0]或WL[1]电连接到阵列的同一行中的每个铁电存储单元902中的晶体管906的栅极，并且每个位线BL[0]或BL[1]电连接到阵列的同一列中的每个铁电存储单元902中的晶体管906的源极/漏极。N根板线可以并行地布置，并且分别电连接到阵列的同一行中的每个铁电存储单元902中的N个电容器904的第一节点。例如，如图9所示，第一板线PL0电连接到第一电容器C00的第一节点，并且第二板线PL1电连接到第二电容器C01的第一节点。在每个铁电存储单元902中，晶体管906的漏极/源极电连接到N个电容器904中的每一个的第二节点，例如第一和第二电容器C00和C01的第二节点。
在一些实施例中，铁电存储器件900还包括***器件908，所述***器件908通过位线、字线和板线电连接到铁电存储单元902。***器件908可以是三维铁电存储器件200中的***器件，所述***器件通过里面形成有位线、字线和板线的***互连层207电连接到铁电存储单元202。在一些实施例中，***器件908布置在铁电存储单元902之下。***器件908可以包括用于促进铁电存储单元902的操作的任何合适的数字、模拟和/或混合信号电路。例如，***器件908可以包括下列各项中的一个或多个：数据缓冲器(例如位线页缓冲器)、解码器(例如行解码器或列解码器)、灵敏放大器(sense amplifier)、驱动器(例如字线驱动器)、电荷泵、电流或电压参考、或者电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。
在一些实施例中，***器件908包括字线驱动电路、板线驱动电路和位线驱动电路。字线驱动电路可以被配置为生成多个字线信号并且将所述多个字线信号分别施加到每个字线，以便选择电连接到施加该字线信号的同一字线(例如WL[0]和WL[1])的铁电存储单元902。在一些实施例中，字线信号是电压信号，所述电压信号在0V与大于铁电存储单元902的供电电压Vdd的偏置电压之间脉冲波动。例如，字线信号可以是Vdd加上晶体管906的阈值电压Vth，以便导通晶体管906。
板线驱动电路可以被配置为生成N根板线信号并且根据板线时序(即板线编码)将每个板线信号施加到N根板线(例如图9中的PL0和PL1)中的相应板线。在一些实施例中，每个板线信号是在0V与偏置电压之间脉冲波动的电压信号。根据一些实施例，板线信号是要么为0V、要么为偏置电压的二进制信号。在一个示例中，偏置电压是Vdd。在另一示例中，偏置电压大于Vdd、比如约为Vdd的4/3。每个板线信号可以通过相应板线施加在相应电容器904的范围内，以便使相应铁电存储单元902极化。板线时序可以由各个因素来确定，所述因素包括：操作的类型(例如读或写)、铁电存储单元902的布置(例如所有位线是否因被选择的字线而一次被访问)、可写入到电容器904中的数据的有效状态等等，它们将在下面予以详细描述。
如图9中所示，根据一些实施例，字线和板线处于并行架构，其中页操作是在操作中防止单元干扰的仅有工作配置。一个页的位于同一字线上的所有铁电存储单元902可以在读或写操作中被同时访问。根据一些实施例，板线与单独的字线相关联，并且一个板线不会被多个字线共享。
位线驱动电路可以被配置为生成位线信号并且根据位线时序(即位线编码)将位线信号施加到相应位线(例如图9中的BL[0])，以便在写操作期间将数据的有效状态写入到相应铁电存储单元902中的电容器904中。在一些实施例中，每个位线信号是在0V与Vdd之间脉冲波动的电压信号。根据一些实施例，位线信号是要么为0V、要么为Vdd的二进制信号。在读操作期间，位线信号可以通过相应位线(例如图9中的BL[0])被位线驱动电路读取，并且与一个或多个参考电压相比较以确定存储在电容器904中的数据有效状态。位线时序可以由各个因素来确定，所述因素包括：操作的类型(例如读或写)、铁电存储单元902的布置(例如所有位线是否因被选择的字线而一次被访问)、要从电容器904中读取或要写入到电容器904中的数据有效状态等等，它们将在下面予以详细描述。
图10示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行写入的示例性时序图。图11A是根据本公开一些实施例的描绘了示例性数据状态以及相应板线时序和位线时序的图表。图12A是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行写入的示例性方法1200的流程图。图10、11A和12A中所描绘的铁电存储单元可以包括晶体管和N个电容器，其中N是大于1的正整数(例如2、3、4、5、6等等)。根据一些实施例，晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线中的相应板线。图10、11A和12A中所描绘的铁电存储单元(其中N＝2)的示例包括图9中所描绘的铁电存储单元902、图2中所描绘的铁电存储单元202、以及图3中所描绘的铁电存储单元304和306。图10、11A和12A将一起予以描述。能够理解，方法1200中所示的操作不是穷尽的，而是其它操作也可以在所示操作之前、之后或之间执行。另外，所述操作中的一些可以同时执行或者以与12A所示不同的顺序执行。
参考图12，方法1200开始操作1202，在该操作中，大于铁电存储单元的供电电压(Vdd)的字线信号被施加到字线以选择铁电存储单元。在一些实施例中，字线信号是Vdd加上晶体管的阈值电压。例如，字线信号可以由***器件908的字线驱动电路通过第一字线WL[0]施加到晶体管906的栅极以选择铁电存储单元902进行写操作。如图10中的时序图所示，通过完整的写周期(T0、T1、T2和T3)，处于高电平(例如“1”)的字线信号WL可以被施加并保持以选择电连接到相应字线的铁电存储单元。根据一些实施例，字线信号WL的高电平大于Vdd。
方法1200进行到操作1204，这如图12A中所示，在该操作1204中，在0V与Vdd之间脉冲波动的板线信号根据板线时序被施加到N根板线中的每根。例如，第一板线信号可以由***器件908的板线驱动电路通过第一板线PL0施加到第一电容器C00的一个节点，并且第二板线信号可以由***器件908的板线驱动电路通过第二板线PL1施加到第二电容器C01的一个节点。第一和第二板线信号中的每个都可以根据板线时序来施加。在一些实施例中，在同一写周期中，第一和第二板线信号被协调(例如同步)。每个板线信号可以在0V与Vdd之间脉冲波动以显示铁电存储单元上的电荷。
如图10中的时序图所示，在字线信号WL被保持在高电平的写周期(T0、T1、T2和T3)中，在低电平(例如“0”)与高电平(例如“1”)之间脉冲波动的第一板线信号PL0可以根据板线时序(例如，PL0在T0、T1、T2和T3中分别为1、0、0和1)被施加。在同一写周期中，在低电平(例如“0”)与高电平(例如“1”)之间脉冲波动的第二板线信号PL1可以根据板线时序(例如，PL1在T0、T1、T2和T3中分别为0、0、1和1)被施加。换言之，每个写周期中的板线编码PL[1:0]是01、00、10、11。根据一些实施例，板线信号PL的高电平是Vdd。
方法1200进行到操作1206，这如图12A中所示，在该操作1206中，在0V与Vdd之间脉冲波动的位线信号根据位线时序被施加到位线以将数据的有效状态写入到N个电容器中。该数据包括可被写入到N个电容器中的N+1个有效状态。例如，位线信号可以由***器件908的位线驱动电路通过第一位线BL[0]施加到晶体管906的源极/漏极，以将数据的有效状态(例如两位)写入到所选择的铁电存储单元902的第一和第二电容器C00和C01中。位线信号可以根据位线时序来施加。在一些实施例中，在同一写周期中，位线信号以及第一和第二板线信号被协调(例如同步)。
如图10中的时序图所示，在字线信号WL被保持在高电平的写周期(T0、T1、T2和T3)中，在低电平(例如“0”)与高电平(例如“1”)之间脉冲波动的位线信号BL可以根据位线时序被施加。根据一些实施例，位线信号BL的高电平是Vdd。位线时序结合板线编码PL[1:0]可以确定要写入到铁电存储单元的第一和第二电容器C00和C01中的数据的状态。能够理解，对于存储在N个电容器中的多电平位而言，数据的全部状态的数目是2N。例如，存储在两个电容器中的2位数据可以具有四个状态(00、01、10和11)，并且存储在三个电容器中的3位数据可以具有八个状态(000、001、010、011、100、101、110和111)。然而，由于铁电存储单元的写操作的性质，不是数据的所有状态都可以被写入到N个电容器中。具体而言，在位线信号和板线信号中的每个都在相同电平之间(例如在0V与Vdd之间)脉冲波动的情况下，如果位线时序与板线时序(例如板线信号中的任一的时序波形)相同，则所得到的状态变为无效，因此不能被写入到N个电容器中。
在一些实施例中，N位数据包括可被写入到N个电容器中的N+1个有效状态。例如，2位数据可以包括可写入到2个电容器中的3个有效状态，并且3位数据可以包括可写入到3个电容器中的4个有效状态，并且4位数据可以包括可写入到4个电容器中的5个有效状态。根据一些实施例，数据的N+1个有效状态中的每个发生在位线时序不同于板线时序时。另一方面，其余状态是无效状态。在一些实施例中，N位数据包括不能被写入到N个电容器中的2N-(N+1)个无效状态。例如，2位数据可以包括1个无效状态，3位数据可以包括4个无效状态，并且4位数据可以包括11个无效状态。根据一些实施例，数据的2N-(N+1)个无效状态中的每个发生在位线时序与板线时序相同时。
如图11A所示，对于给定的板线时序(例如图10中的板线编码PL[1:0])而言，通过置换写周期(T0、T1、T2和T3)中的位线时序，针对2个电容器C01和C00的2位数据仅仅具有(包含)3个可写入到电容器C01和C00中的状态(00、01和11)。3个有效状态发生在位线时序不同于板线时序时，其中假定标准偏置电压0V/Vdd被板线信号和位线信号中的每个使用。相比之下，在位线时序与板线时序(例如对于PL1而言为0011并且对于PL0而言为1001)相同的两种情况下，所得到的数据状态变为无效的(例如X1和0X)。能够理解，尽管数据的有效状态(以及无效状态)的数目是由数据位的数目N(其也是电容器的数目)确定的，然而特定有效状态可能基于特定板线时序而变化。也就是说，数据的有效状态可以基于板线时序来确定。例如，尽管图11A中的数据的3个有效状态是00、01和11，但是它们可能在板线时序改变的情况下改变。在一些实施例中，由于板线时序对于铁电存储器件的写操作而言是给定值(例如预设板线编码)，因此数据的有效状态和特定有效状态的数目也是已知的。
另外还能够理解，可能存在一个以上可导致相同数据有效状态的候选位线时序。例如，如图11所示，有效状态00可以由两个候选位线时序(0000和0001)来实现，并且有效状态11可以由三个候选位线时序(0111、1011和1111)来实现。结果，在一些实施例中，对于每个有效数据状态而言，给定的位线时序可以被确定(例如从多个候选位线时序进行选择)以用于将数据的有效状态写入到N个电容器中。换言之，位线时序是基于写入到N个电容器中的数据的有效状态来确定的。例如，位线时序可以通过从与写入到N个电容器中的数据有效状态相对应的多个候选位线时序中进行选择来确定。回过来参考图10，位线信号BL在写周期中的特定位线时序是基于要在该写周期中被写入到电容器C01和C00中的数据的有效状态来确定的，并且在数据的有效状态改变时例如在下一写周期中发生改变。如果相同的数据有效状态在不同写周期中被写入，则位线信号BL在这些写周期中的每个中的位线时序保持不变。
通过改变板线信号的偏置电压(例如大于Vdd)，可写入到铁电存储单元的N个电容器中的多电平位数据的有效状态的数目可以增加。在位线时序与板线时序相同的情况下，由于板线信号的偏置电压变得大于仍为Vdd的位线信号，因此所得到的数据状态因为铁电存储单元的写操作的性质而可以被写入到N个电容器中(即变为有效状态)。图12B是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行写入的另一示例性方法1201的流程图。图11B是根据本公开一些实施例的描绘了示例性数据状态以及相应板线时序和位线时序的另一图表。图11B和12B将一起予以描述。方法1201类似于方法1200，只是在1205，替代于如在图12A的1204施加在0V与Vdd之间脉冲波动的板线信号，在0V与大于铁电存储单元的Vdd的偏置电压之间脉冲波动的板线信号根据板线时序被施加到N根板线中的每根。在一些示例中，偏置电压约为Vdd的4/3。
方法1201进行到操作1207，这如图12B中所示，在该操作1207中，在0V与Vdd之间脉冲波动的位线信号根据位线时序被施加到位线以将数据的有效状态写入到N个电容器中。该数据包括可被写入到N个电容器中的2N个有效状态。例如，位线信号可以由***器件908的位线驱动电路通过第一位线BL[0]施加到晶体管906的源极/漏极，以将数据的有效状态(例如两位)写入到所选择的铁电存储单元902的第一和第二电容器C00和C01中。位线信号可以根据位线时序来施加。在一些实施例中，在同一写周期中，位线信号以及第一和第二板线信号被协调(例如同步)。在一些实施例中，由于板线信号的与位线信号上的Vdd相比附加的偏置电压，包括2N个有效状态的N位数据可以被写入到N个电容器中。换言之，即使位线时序与板线时序相同，数据的所有状态也都变成有效状态。例如，2位数据可以包括可写入到2个电容器中的4个有效状态，并且3位数据可以包括可写入到3个电容器中的8个有效状态，并且4位数据可以包括可写入到4个电容器中的16个有效状态。
如图11B所示，在写周期(T1、T2和T3)中提供了给定的板线时序(例如板线编码PL[1:0]，其为00、10、0.66/1.33)。不同于图11A所示示例，T3中的偏置电压对于PL1和PL0分别为2/3Vdd和4/3Vdd，而不是0和Vdd。通过置换写周期(T1、T2和T3)中的位线时序，针对每个铁电存储单元中的两个电容器(例如C01和C00或C11和C10)的2位数据可以具有可写入到两个电容器中的所有22(4)个有效状态(00、01、10和11)。位线信号BL[0]和BL[1]在0V与Vdd(例如0、1/3Vdd或Vdd)之间脉冲波动，这将不同于T3中的板线信号PL0和PL1，因为在T3中板线信号可以被偏置在4/3Vdd。图11B对应于同一行中的两个相邻铁电存储单元，所示铁电存储单元例如包括四个电容器C00、C01、C10和C11，这些电容器电连接到相同的两个板线PL0和PL1，这如图9中所示。两个相邻铁电存储单元的写操作可以不被干扰。总共24(16)个有效状态可以被写入到两个相邻铁电存储单元中的四个电容器C00、C01、C10和C11中。
图13示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行读取的示例性时序图。图14是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行读取的示例性方法1400的流程图。图13和14中所描绘的铁电存储单元可以包括晶体管和N个电容器，其中N是大于1的正整数。根据一些实施例，晶体管分别电连接到位线和字线，并且N个电容器中的每个电连接到N个并行板线中的相应板线。图13和14中所描绘的铁电存储单元(其中N＝2)的示例包括图9中所描绘的铁电存储单元902、图2中所描绘的铁电存储单元202、以及图3中所描绘的铁电存储单元304和3063。图13和14将一起予以描述。能够理解，方法1400中所示的操作不是穷尽的，而是其它操作也可以在所示操作之前、之后或之间执行。另外，所述操作中的一些可以同时执行或者以与14所示不同的顺序执行。
参照图13和14公开的读操作实现了步阶感测(step-sensing)方案，该方案通过将多个参考电压同时用于感测而具有快速读取速度，并且由于通过读取操作之后的回写操作增强所有数据状态而具有更少的长期干扰。参考图14，方法1400开始操作1402，在该操作1402中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。在一些实施例中，字线信号是Vdd加上晶体管的阈值电压。例如，字线信号可以由***器件908的字线驱动电路通过第一字线WL[0]施加到晶体管906的栅极以选择铁电存储单元902进行读操作。如图13中的时序图所示，通过完整的读周期(t0至t3)，处于高电平(例如“1”)的字线信号WL可以被施加并保持以选择电连接到相应字线的铁电存储单元。根据一些实施例，字线信号WL的高电平大于Vdd。
方法1400进行到操作1404，这如图14中所示，在该操作1404中，在0V与偏置电压之间脉冲波动的板线信号被依次地施加到N根板线中的每根。在一个示例中，偏置电压是Vdd。在另一示例中，偏置电压大于Vdd、比如为Vdd的4/3。如图13中的时序图所示，在读周期的第一部分(t0至t1)中，从低电平(例如“0”)到高电平(例如“1”)脉冲波动的第一板线信号PL0可以被施加到第一板线，并且然后在读周期的第二部分(t1至t2)中，从低电平(例如“0”)到高电平(例如“1”)脉冲波动的第二板线信号PL1可以被施加到第二板线。根据一些实施例，板线信号PL的高电平大于或等于Vdd。在一些实施例中，每个板线信号在读周期中依次从0V到Vdd或Vdd的4/3脉冲波动至N根板线中的相应板线。第一板线信号PL0可以在读周期的第二部分(t1至t2)中保持在高电平(例如“1”)。在一些实施例中，第一和第二板线信号可以由***器件908的板线驱动电路分别通过第一和第二板线PL0和PL1来施加。
在处于偏置电压(例如Vdd或4/3Vdd)的板线信号被施加到N根板线中的每根以后，位线信号可以基于存储在N个电容器中的数据的有效状态被板线信号上拉到N+1个电平之一。在一些实施例中，N+1个电平中的可被位线信号达到的每个电平对应于数据的N+1个有效状态中的相应有效状态。例如，如图13所示，在t3当第二板线信号PL1脉冲波动到高电平时，位线信号BL[0]可以被上拉到三个电平中的任一电平：该电平对应于3个有效状态00、01和11中的相应有效状态并且可以被写入和存储在第一和第二电容器C00和C01中。
方法1400进行到操作1406，这如图14中所示，在该操作1406中，在处于偏置电压的板线信号被施加到N根板线中的每根以后，位线上的从N个电容器读取的位线信号被同时与N个参考电压比较，以从数据的多个有效状态中确定存储在N个电容器中的数据的有效状态。在偏置电压为Vdd的一个示例中，数据包括N+1个有效状态。在偏置电压大于Vdd、比如为Vdd的4/3的另一示例中，数据包括2N个有效状态。如图13中的时序图所示，在读周期的第三部分(t2至t3、即感测时间段)，位线信号BL[0]被同时从第一和第二电容器C00和C01读取，并且其电平被同时与两个参考电压比较，以从数据的3个有效状态(例如00、10和11)中确定存储在第一和第二电容器C00和C01中的数据的有效状态。根据一些实施例，两个参考电压中的第一个参考电压处于位线信号的低电平和中电平之间，并且两个参考电压中的第二个参考电压处于位线信号中的电平和高电平之间，以便通过比较将有效状态同3个可能的有效状态相区分。第一和第二板线信号PL0和PL1可以在感测时间段期间返回到低电平(例如“0”)。在一些实施例中，位线信号由***器件908通过位线BL(0)来读取，两个参考电压由***器件908来生成，并且位线信号通过使用***器件908中的两个感测放大器来同时与两个参考电压比较。
如上所述，步阶感测方法可以用于将从N个电容器读取的位线信号同时与N个参考电压相比较，以区分数据的N+1个有效状态，以便确定存储在N个电容器中的数据的有效状态中的的一个有效状态。N个参考电压可以基于在感测时间段开始时位线信号可由脉冲波动到偏置信号(例如Vdd)的N根板线信号依次上拉到的N+1个电平来预设。
在一些实施例中，字线信号和板线信号在读取位线信号的同一读周期中被施加。在一些实施例中，在数据的有效状态被确定以后，数据的有效状态被写回到N个电容器。为了将数据的有效状态写回到N个电容器，在0V与偏置电压之间脉冲波动的另一板线信号可以根据板线时序被施加到N根板线中的每根，并且在0V与Vdd之间脉冲波动的另一位线信号可以根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。例如，如图13所示，在读周期以后(例如在t3以后)，在回写时间段中，数据的有效状态被同时写回到第一和第二电容器C00和C01，以增强数据有效状态在第一和第二电容器C00和C01中的存储。回写操作可以与上面描述的写操作相同，因此其细节不再予以赘述。
图15示出了根据本公开一些实施例的对具有多个电容器的铁电存储单元进行读取的另一示例性时序图。图16是根据本公开一些实施例的对具有N个电容器的铁电存储单元进行读取的示例性方法1600的流程图。图15和16中所描绘的铁电存储单元可以包括晶体管和N个电容器，其中N是大于1的正整数。根据一些实施例，晶体管分别电连接到位线和字线，并且N个电容器中的每个都电连接到N根并行板线中的相应板线。图15和16中所描绘的铁电存储单元(其中N＝2)的示例包括图9中所描绘的铁电存储单元902、图2中所描绘的铁电存储单元202、以及图3中所描绘的铁电存储单元304和306。图15和16将一起予以描述。能够理解，方法1600中所示的操作不是穷尽的，而是其它操作也可以在所示操作之前、之后或之间执行。另外，所述操作中的一些可以同时执行或者以与16所示不同的顺序执行。
图15和16中所描述的读操作实现了脉冲感测方案，该方案通过使用脉冲板线信号而避免有害的耦合效应。参考图16，方法1600开始操作1602，在该操作1602中，大于Vdd的字线信号被施加到字线以选择铁电存储单元。在一些实施例中，字线信号是Vdd加上晶体管的阈值电压。例如，字线信号可以由***器件908的字线驱动电路通过第一字线WL[0]施加到晶体管906的栅极以选择铁电存储单元902进行读操作。如图15中的时序图所示，通过完整的读周期(t0至t6)，处于高电平(例如“1”)的字线信号WL可以被施加并保持以选择电连接到相应字线的铁电存储单元。根据一些实施例，字线信号WL的高电平可以大于Vdd。
方法1600进行到操作1604，这如图16中所示，在该操作1604中，在0V与偏置电压之间脉冲波动的板线信号被依次地施加到N根板线中的每根。在一个示例中，偏置电压是Vdd。在另一示例中，偏置电压大于Vdd、比如为Vdd的4/3。方法1600进行到操作1606，这如图16中所示，在该操作1606中，在处于偏置电压的板线信号中的每个被施加到N根板线中的相应板线以后，从N个电容器中的相应电容器读取的位线上的相应位线信号与参考电压比较，以从数据的多个有效状态中确定存储在N个电容器中的数据的有效状态。在偏置电压为Vdd的一个示例中，数据包括N+1个有效状态。在偏置电压大于Vdd、比如为Vdd的4/3的另一示例中，数据包括2N个有效状态。
如图15中的时序图所示，在读周期的第一部分(t0至t1)中，从低电平(例如“0”)到高电平(例如“1”)脉冲波动的第一板线信号PL0可以被施加到第一板线，并且处于低电平(例如“0”)的第二板线信号PL1可以被施加到第二板线。在处于高电平(例如“1”)的第一板线信号PL0被施加到第一板线以后，在读周期的第二部分(t1至t2、即第一感测时间段)中，从第一电容器C00读取的第一位线信号BL[0]可以与第一参考电压比较，以确定存储在第一电容器C00中的数据的有效状态的第一位。在第一感测时间段中，第一板线信号PL0可以被保持在高电平(例如“1”)并且第二板线信号PL1可以被保持在低电平(例如“0”)。在t1，第一参考电压可以处于第一位线信号的低电平和高电平之间。
相同的操作可以重复以用于读取存储在第二电容器C1中的数据的有效状态的第二位。例如，在第一感测时间段以后并且在读周期的第四部分(t3至t4)中，从低电平(例如“0”)到高电平(例如“1”)脉冲波动的第二板线信号PL1可以被施加到第二板线，并且处于低电平(例如“0”)的第一板线信号PL0可以被施加到第一板线。在处于高电平(例如“1”)的第二板线信号PL1被施加到第二板线以后，在读周期的第五部分(t4至t5、即第二感测时间段)中，从第二电容器C1读取的第二位线信号BL[0]可以与第二参考电压比较，以确定存储在第二电容器C01中的数据的有效状态的第二位。在第二感测时间段中，第二板线信号PL1可以被保持在高电平(例如“1”)并且第一板线信号PL0可以被保持在低电平(例如“0”)。在t4，第二参考电压可以处于第二位线信号的低电平和高电平之间。在一些实施例中，第一和第二板线信号可以由***器件908的板线驱动电路分别通过第一和第二板线PL0和PL1来施加。在一些实施例中，位线信号由***器件908通过第一位线BL(0)来读取，第一和第二参考电压由***器件908来生成，并且位线信号中的每个通过使用***器件908中的一个感测放大器来依次与参考电压中的相应参考电压比较。在一些实施例中，第一参考电压与第二参考电压相同。
如上所述，脉冲感测方法可以用于将从N个电容器中的相应电容器读取的每个位线信号顺序地与N个参考电压中的相应参考电压相比较，以区分数据的N+1个有效状态，以便确定存储在N个电容器中的数据的有效状态中的一个有效状态。N个参考电压中的每个可以基于在相应感测时间段开始时相应位线信号可由脉冲波动到偏置信号(例如Vdd)的N根板线信号依次上拉到的高电平和低电平来预设。在一些实施例中，N个参考电压相同。
在一些实施例中，在数据的有效状态被确定以后，数据的有效状态被写回到N个电容器。为了将数据的有效状态写回到N个电容器，在0V与偏置电压之间脉冲波动的另一板线信号可以根据板线时序被施加到N根板线中的每个，并且在0V与Vdd之间脉冲波动的另一位线信号可以根据位线时序被施加到位线，以将数据的有效状态写入到N个电容器中。例如，如图15所示，在读周期以后(例如在t6以后)，在回写时间段中，数据的有效状态被同时写回到第一和第二电容器C00和C01，以增强数据有效状态在第一和第二电容器C00和C01中的存储。回写操作可以与上面详细描述的写操作基本上类似，因此其细节不再予以赘述。
前文对各种具体实施例的详细描述旨在充分公开本发明的概要性质，以使他人可以通过应用领域内的基本常识，在不进行过度实验且不背离本发明的基本概念的情况下，容易地修改/调整这些具体实施例以适应多种应用。因此，上述调整和修改基于本发明的教导和指导，旨在使这些修改和调整保持在本发明所描述的实施例的等同物的含义以及范围之内。能够理解，此处所用的词汇或术语均以描述为目的，从而使得具有专业知识的人在本发明的启示和指导下可以理解这些词汇和术语，而不应该被用来限定本发明的内容。
本发明通过借助功能模块来解释特定功能和特定关系，来实现对本发明中的实施案例的描述。为方便叙述，上述功能模块的界定是任意的。只要能实现所需的特定功能和特定关系，其它替代的界定也可被采用。
发明内容和摘要部分可能阐述了本发明的一个或多个实施方式，但并不包括发明人构思的所有示例性实施例，因此，不旨在以任何方式限定本发明和权利要求书的范围。
本发明的范围不受限于任一上述实施例，而应该依据权利要求书及其等同物来定义。
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