阅读说明：本技术 存储器阵列的板节点配置及操作 (Plate node configuration and operation of memory arrays ) 是由 D·维梅尔卡蒂 于 2018-05-09 设计创作，主要内容包括：本发明描述用于存储器阵列的板节点配置及操作的方法、系统及装置。存储器阵列的单个板节点可耦合到存储器单元层面中的存储器单元(例如,铁电存储器单元)的多个行或列。所述单个板节点可执行多个板节点的功能。将所述单个板节点耦合到衬底的触点数目可比将多个板节点耦合到所述衬底的触点数目小。存储器阵列中具有单个板节点的连接器或插座可界定比具有多个板节点的所述连接器或插座的大小小的大小。在一些实例中,所述存储器阵列的单个板节点可耦合到多个存储器单元层面中的存储器单元的多个线。(Methods, systems, and devices for plate node configuration and operation of memory arrays are described. A single plate node of the memory array may be coupled to multiple rows or columns of memory cells (e.g., ferroelectric memory cells) in a memory cell plane. The single board node may perform the functions of multiple board nodes. The number of contacts coupling the single board node to a substrate may be less than the number of contacts coupling a plurality of board nodes to the substrate. A connector or receptacle in a memory array having a single board node may define a size that is smaller than the size of the connector or receptacle having multiple board nodes. In some examples, a single plate node of the memory array may be coupled to multiple lines of memory cells in multiple memory cell levels.)

存储器阵列的板节点配置及操作

交叉参考

本专利申请案主张维梅尔卡蒂(Vimercati)的2018年5月2日提出申请的标题为“存储器阵列的板节点配置及操作(Plate Node Configurations and Operations for aMemory Array)”的第15/969,302号美国专利申请案的优先权，所述美国专利申请案主张维梅尔卡蒂的2017年5月10日提出申请的指派给其受让人的标题为“存储器阵列的板节点配置及操作(Plate Node Configurations and Operations for a Memory Array)”的第62/504,299号美国临时专利申请案的权益，所述美国专利申请案及所述美国临时专利申请案中的每一者以其全文引用方式明确地并入本文中。

背景技术

下文一般来说涉及存储器阵列的板节点配置及操作，且更具体来说涉及存储器阵列中的板节点配置。

存储器装置在例如计算机、无线通信装置、相机、数字显示器等等各种电子装置中广泛地用于存储信息。通过将存储器装置的不同状态编程而存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两种状态。在其它系统中，可存储多于两种状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为存储信息，电子装置的组件可将状态写入于存储器装置中或将存储器装置中的状态编程。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其所存储逻辑状态达延长时间周期。易失性存储器装置(例如，DRAM)可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。FeRAM可使用与易失性存储器类似的装置架构，但可由于使用铁电电容器作为存储装置而具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比较，FeRAM装置可具有经改进性能。

一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗或减少制造成本以及其它度量。三维阵列对于解决这些问题可为合意的，但益处可因复制二维架构特征(例如板线配置)而受阻碍。

具体实施方式

在存储器阵列中，单个板节点可耦合到与所述阵列中的多个数字线相关联的存储器单元。阵列内的板节点的数量因此可相对于替代架构而减少。在一些实例中，单个板节点可耦合到与存储器阵列的多个层面相关联的存储器单元。与二维架构不同，举例来说，可使用共同板节点存取阵列的多个层面。

通过实例方式，在一些存储器阵列中，多个存储器单元层面可定位在衬底上面。所述衬底可包含用于操作存储器阵列的各种支持组件，所述支持组件包含(举例来说)解码器、放大器、驱动器等。当上部存储器单元层面堆叠于下部存储器单元层面的顶部上时，用于上部层面的组件的触点可穿过可用于下部存储器单元层面的组件的空间。如此，存储器阵列中的空间可分配给将板线及其它组件耦合到衬底的连接器或插座。

存储器阵列的单个板节点可耦合到存储器单元中的存储器单元的多个线。在一些实例中，单个板节点可为同一区段、同一瓦片(tile)、同一层面中的存储器单元或甚至多个层面中的存储器单元共同的。在此些实例中，单个板节点可执行多个板节点的功能。将单个板节点耦合到衬底的触点数目可比将多个板节点耦合到衬底的触点数目小。存储器阵列中具有单个板节点的连接器或插座可界定比具有多个板节点的连接器或插座的大小小的大小。在一些实例中，存储器阵列的单个板节点可耦合到多个存储器单元层面中的存储器单元的多个线。

下文在图1到13的上下文中进一步描述上文所介绍的本发明的特征。通过与存储器阵列的板配置及操作有关的设备图式、系统图式及流程图图解说明且参***图式、系统图式及流程图描述本发明的特征。

图1图解说明根据本发明的各种实施例的实例性存储器阵列100。存储器阵列100还可称为电子存储器设备。存储器阵列100包含是可编程的以存储不同状态的存储器单元105。每一存储器单元105可为可编程的以存储表示为逻辑0及逻辑1的两种状态。在一些情形中，存储器单元105经配置以存储多于两种逻辑状态。存储器单元105可存储表示电容器中的可编程状态的电荷；举例来说，经充电及未经充电电容器可分别表示两种逻辑状态。DRAM架构可通常使用此设计，且所采用的电容器可包含具有线性或顺电性电极化性质的电介质材料作为绝缘体。通过比较，铁电存储器单元可包含具有铁电体作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文论述铁电存储器单元105的一些细节及优点。

存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此上下地形成。与2D阵列相比较，这可增加可形成于单个裸片或衬底上的存储器单元数目，这又可减少生产成本或增加存储器阵列的性能或两者。根据图1中所描绘的实例，存储器阵列100包含两个存储器单元105层级且因此可被视为三维存储器阵列；然而，层级数目不限于二。每一层级可经对准或定位使得存储器单元105可跨越每一层级彼此大致对准，从而形成存储器单元堆叠145。

每一存储器单元105行连接到存取线110，且每一存储器单元105列连接到位线115。存取线110及位线115可基本上彼此垂直以形成阵列。另外，每一存储器单元105行可耦合到板线(未展示)。如本文中所使用，可互换地使用术语板节点、板线或仅板。如图1中所展示，存储器单元堆叠145中的每一存储器单元105可耦合到单独导电线，例如位线115。在其它实例(未展示)中，存储器单元堆叠145中的两个存储器单元105可共用共同导电线，例如位线115。即，位线115可与上部存储器单元105的底部电极及下部存储器单元105的顶部电极进行电子通信。其它配置可为可能的，举例来说，第三层面可与下部层面共用存取线110。一般来说，一个存储器单元105可位于两个导电线(例如存取线110及位线115)的交叉点处。此交叉点可称为存储器单元的地址。目标存储器单元105可为位于通电存取线110与位线115的交叉点处的存储器单元105；即，可使存取线110及位线115通电以便对在其交叉点处的存储器单元105进行读取或写入。与相同存取线110或位线115进行电子通信(例如，连接到相同存取线110或位线115)的其它存储器单元105可称为非目标存储器单元105。

如上文所论述，电极可耦合到存储器单元105及存取线110或位线115。术语电极可指电导体，且在一些情形中，可采用电极作为到存储器单元105的电触点。电极可包含提供存储器阵列100的元件或组件之间的导电路径的迹线、导线、导电线、导电层等等。

可通过激活或选择存取线110及数字线115而对存储器单元105执行例如读取及写入等操作。存取线110还可称为字线110，且位线115还可称为数字线115。在一些实例中，术语存取线可指字线、位线、数字线或板线。所提及的字线及位线或其相似者在不失去理解或操作的情况下是可互换的。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、经导电掺杂半导体或其它导电材料、合金、化合物等等的导电材料制成。

在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线电隔离。字线110可连接到所述选择组件且可控制所述选择组件。举例来说，所述选择组件可为晶体管且字线110可连接到所述晶体管的栅极。激活字线110会在存储器单元105的电容器与其对应数字线115之间产生电连接或闭合电路。接着可存取数字线以对存储器单元105进行读取或写入。在选择存储器单元105之后，即刻可使用所得信号来确定所存储逻辑状态。

可通过行解码器120及列解码器130来控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址且基于所述所接收行地址而激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。举例来说，存储器阵列100可包含多个字线110及多个数字线115。因此，通过激活字线110及数字线115，可存取在其交叉点处的存储器单元105。如下文更详细地描述，通过将单个板耦合到多个存储器单元线(例如，行或列)，可修改对存储器单元的存取操作。举例来说，在空闲周期期间，存储器单元的板线及数字线可维持在非零电压。在另一实例中，在存取操作期间，耦合到未选定存储器单元的数字线可选择性地耦合到板以缓解非想要暂态电压。

在存取之后，即刻可由感测组件125读取或感测存储器单元105以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。将铁电电容器放电可因加偏置于铁电电容器或将电压施加到铁电电容器而产生。放电可导致数字线115的电压的改变，感测组件125可比较所述电压与参考电压(未展示)以便确定存储器单元105的所存储状态。下文参考图2及3描述铁电存储器单元的示范性存取操作。

感测组件125可包含各种晶体管或放大器以便检测且放大信号的差异，这可称为锁存。存储器单元105的所检测逻辑状态接着可作为输出135而通过列解码器130输出。在一些情形中，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120进行电子通信。如下文更详细地描述，可使未选定存储器单元分路到板以缓解非想要暂态电压。

在一些存储器架构中，存取存储器单元105可使所存储逻辑状态降级或破坏所存储逻辑状态，且可执行重新写入或刷新操作以将原始逻辑状态返回到存储器单元105。在DRAM中，举例来说，可在感测操作期间将电容器部分地或完全地放电，从而毁坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，激活单个字线110可引起行中的所有存储器单元的放电；因此，可需要重新写入行中的数个或所有存储器单元105。但在非易失性存储器(例如采用铁电体的阵列)中，存取存储器单元105可不破坏逻辑状态，且因此，存储器单元105可不需要在存取之后进行重新写入。在一些实例中，多个存储器单元层级可耦合到同一板。此板配置可产生用于将较高层级存储器单元连接到衬底的较小面积量。

包含DRAM的一些存储器架构可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。举例来说，经充电电容器可随着时间而通过泄漏电流来放电，从而引起所存储信息的损失。这些所谓的易失性存储器装置的刷新速率可为相对高的，例如，DRAM阵列的每秒数十次刷新操作，这可引起显著电力消耗。随着存储器阵列愈来愈大，经增加电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制等)，尤其对于依赖于有限电源(例如电池)的移动装置。如下文所论述，铁电存储器单元105可具有相对于其它存储器架构可引起经改进性能的有益性质。

存储器控制器140可通过各种组件(举例来说，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电等)。在一些情形中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可被调整或改变且对于操作存储器阵列100中所论述的各种操作可为不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；举例来说，可在复位操作期间同时存取存储器阵列100的多个或所有单元，其中将所有存储器单元105或存储器单元105群组设定到单个逻辑状态。

图2图解说明根据本发明的各种实施例的实例性电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其可分别是如参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板(单元板230)及第二板(单元底部215)的电容器205。单元板230及单元底部215可通过定位于其之间的铁电材料以电容方式耦合。可翻转单元板230及单元底部215的定向而不改变存储器单元105-a的操作。电路200还包含选择组件220及参考线225。可经由板线210存取单元板230且可经由数字线115-a存取单元底部215。在一些情形中，一些存储器单元105-a可与其它存储器单元共用存取线(例如，数字线、字线、板线)。举例来说，可与同一列中的存储器单元105-a共用数字线115-a，可与同一行中的存储器单元105-a共用字线110-a，且可与同一区段、瓦片、层面或甚至多个层面中的存储器单元105-a共用板线210。如上文所描述，可通过将电容器205充电或放电而存储各种状态。在许多实例中，连接器或插座可用于将上部存储器单元层级层级的数字线115-a或板线210耦合到定位于存储器单元阵列下面的衬底。可基于存储器阵列中的板线的配置而修改所述连接器或插座的大小。

可通过操作电路200中所表示的各种元件而读取或感测电容器205的所存储状态。电容器205可与数字线115-a进行电子通信。举例来说，当将选择组件220撤销激活时，电容器205可与数字线115-a隔离，且当激活选择组件220时，电容器205可连接到数字线115-a。激活选择组件220可称为选择存储器单元105-a。在一些情形中，选择组件220是晶体管且通过将电压施加到晶体管栅极而控制其操作，其中电压量值大于晶体管的阈值量值。字线110-a可激活选择组件220；举例来说，将施加到字线110-a的电压施加到晶体管栅极，从而连接电容器205与数字线115-a。如下文更详细地描述，可基于存储器阵列的板配置而修改存取操作(例如，读取操作或写入操作)。

在其它实例中，可交换选择组件220与电容器205的位置，使得选择组件220连接在板线210与单元板230之间且使得电容器205位于数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组件220可通过电容器205保持与数字线115-a进行电子通信。此配置可与用于读取及写入操作的替代时序及偏置相关联。

由于位于电容器205的板之间的铁电材料，且如下文更详细地论述，电容器205可不在连接到数字线115-a之后即刻放电。在一个方案中，为感测由铁电电容器205存储的逻辑状态，可加偏置于字线110-a以选择存储器单元105-a且可将电压施加到板线210。在一些情形中，数字线115-a虚拟接地且接着在加偏置于板线210及字线110-a之前与虚拟接地隔离，这可称为“浮动”。加偏置于板线210可引起跨越电容器205的电压差(例如，板线210电压减去数字线115-a电压)。所述电压差可产生电容器205上的所存储电荷的改变，其中所存储电荷的所述改变的量值可取决于电容器205的初始状态—例如，初始状态存储逻辑1还是逻辑0。这可基于存储于电容器205上的电荷而导致数字线115-a的电压的改变。通过使到单元板230的电压变化而操作存储器单元105-a可称为“移动单元板”。如下文更详细地描述，可基于存储器阵列的板配置而修改存取操作(例如，读取操作或写入操作)。

数字线115-a的电压的改变可取决于其本质电容。即，当电荷流动穿过数字线115-a时，一些有限电荷可存储于数字线115-a中且所得电压取决于本质电容。本质电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有产生不可忽略电容(例如，大约为若干微微法拉(pF))的长度。接着可由感测组件125-a将数字线115-a的所得电压与参考(例如，参考线225的电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。可使用其它感测过程。

感测组件125-a可包含各种晶体管或放大器以检测且放大信号差，这可称为锁存。感测组件125-a可包含接收数字线115-a的电压及参考线225的电压(其可为参考电压)且将数字线115-a的电压与参考线225的电压进行比较的感测放大器。可基于所述比较而将感测放大器输出驱动到更高(例如，正)或更低(例如，负或接地)供应电压。举例来说，如果数字线115-a具有比参考线225高的电压，那么可将感测放大器输出驱动到正供应电压。在一些情形中，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a接着可锁存感测放大器的输出及/或数字线115-a的电压，这可用于确定存储器单元105-a中的所存储状态，例如，逻辑1。替代地，如果数字线115-a具有比参考线225低的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件125-a可类似地锁存感测放大器输出以确定存储器单元105-a中的所存储状态，例如，逻辑0。存储器单元105-a的经锁存逻辑状态接着可作为输出135而(举例来说)通过列解码器130输出(参考图1)。

为对存储器单元105-a进行写入，可跨越电容器205施加电压。可使用各种方法。在一个实例中，可通过字线110-a激活选择组件220以便将电容器205电连接到数字线115-a。可通过控制单元板230(通过板线210)及单元底部215(通过数字线115-a)的电压而跨越电容器205施加电压。为写入逻辑0，可使单元板230为高，即，可将正电压施加到板线210，且可使单元底部215为低，例如，使数字线115-a虚拟接地或将负电压施加到数字线115-a。执行相反过程以写入逻辑1，其中使单元板230为低且使单元底部215为高。

图3图解说明针对根据本发明的各种实施例操作的铁电存储器单元具有迟滞曲线300-a及300-b的非线性电性质的实例。迟滞曲线300-a及300-b分别图解说明实例性铁电存储器单元写入及读取过程。迟滞曲线300-a及300-b描绘存储于铁电电容器(例如，图2的电容器205)上的电荷Q随电压差V而变。

铁电材料由自发电极化表征，即，其在不存在电场的情况下维持非零电极化。实例性铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸铅锆(PZT)及钛酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。在铁电电容器内的电极化在铁电材料的表面处产生净电荷且通过电容器端子吸引相反电荷。因此，电荷存储于铁电材料与电容器端子的界面处。由于电极化可在不存在外部所施加电场的情况下维持相对长时间，甚至无限期地，因此与(举例来说)DRAM阵列中所采用的电容器相比较，电荷泄漏可显著减少。这可减少执行如上文针对一些DRAM架构所描述的刷新操作的需要。

可从电容器的单个端子的视角理解迟滞曲线300-a及300-b。通过实例方式，如果铁电材料具有负极化，那么正电荷累积在端子处。同样地，如果铁电材料具有正极化，那么负电荷累积在端子处。另外，应理解，迟滞曲线300-a及300-b中的电压表示跨越电容器的电压差且是定向的。举例来说，可通过将正电压施加到所讨论的端子(例如，单元板230)且将第二端子(例如，单元底部215)维持在接地(或大致零伏(0V))而实现正电压。可通过将所讨论的端子维持在接地且将正电压施加到第二端子而施加负电压—即，可施加正电压以使所讨论的端子负极化。类似地，可将两个正电压、两个负电压或正电压与负电压的任一组合施加到适当电容器端子以产生迟滞曲线300-a及300-b中所展示的电压差。

如迟滞曲线300-a中所描绘，铁电材料可维持具有零电压差的正或负极化，从而产生两种可能经充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，可颠倒相应电荷状态的逻辑值以适应用于操作存储器单元的其它方案。

可通过以下方式将逻辑0或1写入到存储器单元：通过施加电压而控制铁电材料的电极化及因此电容器端子上的电荷。举例来说，跨越电容器施加净正电压315会引起电荷累积，直到达到电荷状态305-a为止。在移除电压315之后，电荷状态305-a即刻沿循路径320直到其在零电压下达到电荷状态305为止。类似地，通过施加净负电压325而写入电荷状态310，这产生电荷状态310-a。在移除负电压325之后，电荷状态310-a沿循路径330直到其在零电压下达到电荷状态310为止。电荷状态305-a及310-a还可称为剩余极化(Pr)值，即，在移除外部偏置(例如，电压)之后仍存在的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。

为读取或感测铁电电容器的所存储状态，可跨越电容器施加电压。作为响应，所存储电荷Q改变，且改变的程度取决于初始电荷状态—即，最后所存储电荷(Q)取决于最初存储电荷状态305-b还是310-b。举例来说，迟滞曲线300-b图解说明两种可能所存储电荷状态305-b及310-b。可跨越电容器施加电压335，如参考图2所论述。在其它情形中，可将固定电压施加到单元板，且尽管经描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可沿循路径340。同样地，如果最初存储电荷状态310-b，那么其沿循路径345。电荷状态305-c及电荷状态310-c的最后位置取决于若干个因素，包含特定感测方案及电路。

在一些情形中，最后电荷可取决于连接到存储器单元的数字线的本质电容。举例来说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于其本质电容而上升。因此，在感测组件处所测量的电压可不等于电压335且替代地可取决于数字线的电压。迟滞曲线300-b上的最后电荷状态305-c及310-c的位置因此可取决于数字线的电容且可通过负载线分析来确定—即，可相对于数字线电容定义电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可为不同的且可取决于电容器的初始状态。

通过将数字线电压与参考电压进行比较，可确定电容器的初始状态。数字线电压可为电压335与跨越电容器的最后电压(电压350或电压355)之间的差—即，(电压335–电压350)或(电压335–电压355)。可产生参考电压使得其量值介于两个可能数字线电压的两个可能电压之间以便确定所存储逻辑状态—即，数字线电压高于还是低于参考电压。举例来说，参考电压可为两个量(电压335–电压350)及(电压335–电压355)的平均值。在由感测组件比较之后，可确定所感测数字线电压高于还是低于参考电压，且可确定铁电存储器单元的所存储逻辑值(即，逻辑0或1)。

如上文所论述，读取不使用铁电电容器的存储器单元可使所存储逻辑状态降级或破坏所存储逻辑状态。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么在读取操作期间电荷状态可沿循路径340到达电荷状态305-c，且在移除电压335之后，电荷状态可通过在相反方向上沿循路径340而返回到初始电荷状态305-b。

在铁电存储器阵列的一些实例中，板线可耦合到存储器单元的多个线。在此些配置中，可更高效地使用裸片区且将裸片区分配给额外存储器单元。在本文中描述板线配置的各种实例且还在本文中描述与那些配置相关联的存取操作。

图4A图解说明根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的存储器阵列400的第一横截面图的实例。在参考图1所描述的存储器阵列100的实例中，可沿着图1中所展示的线4A-4A截取存储器阵列400的横截面图。如此，存储器阵列400的数字线及板线延伸到页面中或延伸出页面。

存储器阵列400可包含衬底405、存储器单元420的第一层面410及存储器单元420的第二层面415。第二层面415可定位于衬底405与第一层面410之间。存储器阵列400可为参考图1所描述的存储器阵列100的实例。第一层面410及第二层面415可为参考图1所描述的存储器单元层级的实例。

每一层面410、415可包含多个存储器单元420、数字线425、板线430及未展示的其它组件及存取线。存储器单元420可包含电容器(未展示)及选择组件(未展示)。在一些实例中，字线(未展示)可垂直于数字线425及板线430而延伸。在一些实例中，取决于阵列架构，字线可连接到放置于存储器单元420与数字线425之间或放置于存储器单元420与板线430之间的选择组件。存储器单元420可为参考图1及2所描述的存储器单元105的实例。在一些实例中，存储器单元420是铁电存储器单元。在其它实例中，存储器单元420可为电介质存储器单元。仅出于说明性目的，每一层面410、415经展示为具有四个存储器单元。层面可包含任一数目个存储器单元及存取线。

每一存储器单元420耦合到数字线425及板线430。每一数字线425可耦合到多个存储器单元420。每一板线430可耦合到多个存储器单元420。举例来说，数字线425-a及板线430-a可从页面的平面向外延伸且耦合到邻近于存储器单元420-a的额外存储器单元。数字线425可为参考图1及2所描述的数字线115的实例。板线430可为参考图2所描述的板线210的实例。

衬底405可定位于存储器单元420的层面410、415及存取线(例如，数字线425及/或板线430)下面。衬底405可包含用以支持存储器单元420的操作的组件。举例来说，衬底405可包含解码器、放大器、驱动器等。存储器控制器140可耦合到衬底405的各种组件以对存储器单元420执行操作。在包含多个单元层面的存储器阵列400中，连接器必须穿过存储器单元、存取线或层面的介入层以到达特定组件。

图4B图解说明根据本发明的实施例的支持存储器阵列的板节点配置及操作的图4A的存储器阵列400-a的第二横截面图的实例。图4B的存储器阵列400-a可为存储器阵列400的实例，但从不同视角图解说明。在参考图1所描述的存储器阵列100的实例中，可沿着图1中所展示的线4B-4B截取存储器阵列400的横截面图。如此，存储器阵列400的数字线及板线跨越页面水平延伸。在一些实例中，字线(未展示)可从页面的平面向外延伸且耦合到每一存储器单元(未展示)的相应选择组件。

存储器阵列400-a包含衬底405、第一层面410的一部分及第二层面415的一部分。具体来说，存储器阵列400-a描绘来自第一层面410的存储器单元420-a及来自第二层面415的存储器单元420-e以及其相关联数字线425及板线430。虽然数字线425-a、425-e经图解说明为耦合到两个存储器单元(420-a-1、420-a-2及420-e-1、420-e-2)，但数字线425及板线430可耦合到任一数目个存储器单元420。仅出于说明性目的而提供两个存储器单元420。

触点450可将数字线425-e耦合到衬底405。触点450可经配置以提供数字线425-e与定位于衬底405中的支持组件(例如，解码器、放大器、驱动器等)之间的电子通信。在一些实例中，触点450可为通孔的实例。触点450可定位于存储器阵列400-a中而不扰乱或妨碍存储器阵列400-a的其它组件(例如，数字线425-a、板线430-a或板线430-e)。

触点455可将板线430-e耦合到衬底405。触点455可经配置以提供板线430-e与定位于衬底405中的支持组件(例如，解码器、放大器、驱动器等)之间的电子通信。在一些实例中，触点455可为通孔的实例。在一些实例中，触点455可穿过数字线425-e。在一些实例中，数字线425-e可经端接以允许触点455将衬底405耦合到板线430-e。在一些实例中，可使存储器单元420-e的图案中断为不连续的以允许触点455穿过。

触点460可将数字线425-a耦合到衬底405。触点460可经配置以提供数字线425-a与定位于衬底405中的支持组件(例如，解码器、放大器、驱动器等)之间的电子通信。在一些实例中，触点460可为通孔的实例。与触点455一样，在一些实例中，触点460可穿过其它组件以到达衬底405。在一些实例中，板线430-e、存储器单元420-e的图案、数字线425-e或其组合可经端接、中断及/或不连续以允许触点460穿过。

触点465可将板线430-a耦合到衬底405。触点465可经配置以提供板线430-a与定位于衬底405中的支持组件(例如，解码器、放大器、驱动器等)之间的电子通信。在一些实例中，触点465可为通孔的实例。与触点455、460一样，在一些实例中，触点465可穿过其它组件以到达衬底405。在一些实例中，存储器单元420-a的图案、数字线425-a、板线430-e、存储器单元420-e的图案、数字线425-e或其组合可经端接、中断及/或不连续以允许触点465穿过。在一些例子中，其它导电路径(未展示)可经配置以提供定位于衬底405中的支持组件与相应数字线425及/或板线430之间的电子通信。举例来说，这些其它导电路径可包含到更高层级金属连接件的触点或通孔及到硅衬底的触点或通孔(例如，数字线425及/或板线435可为交错的以确保最顶部层面/层级在定位于下面的层的占用面积内部，而非向外延伸超出定位于下面的层的所述占用面积)。

触点455、460、465可与衬底405协作以形成连接器470。在一些实例中，连接470可称为插座或衬底连接器。为减少对存储器单元阵列的扰乱，触点455、460、465可位于群组中。此些分组可减小用于将较高组件及存取线连接到较低组件及存取线的存储器阵列的面积。在一些实例中，连接器470可指这些群组中的一者。在一些实例中，连接器470可指经配置以接纳来自高层或层面的触点的衬底405的一部分475。在一些实例中，连接器470可包含触点455、460、465、其它触点、衬底405的部分475或其组合。存储器阵列400可至少部分地基于存储器阵列400中的存储器单元的线数目而包含多个连接器470。

图4C图解说明根据本发明的实施例的支持存储器阵列的板节点配置及操作的电路480的实例。电路480包含可在存储器阵列400中使用的连接器485的实例。连接器485可经配置以将组件的两个单元堆叠耦合到衬底405。举例来说，连接器485可将与存储器单元420-a、存储器单元420-b、存储器单元420-e及存储器单元420-f相关联的存取线耦合到衬底405。如本文中所使用，存取线可指数字线、字线或板线。电路480图解说明存储器阵列400的经简化电路图。连接器485可为参考图4B所描述的连接器470的实例。

连接器485可包含用于板线430-a的触点、用于数字线425-a的触点、板线430-e、用于板线430-b的触点、用于数字线425-b的触点、用于板线430-f的触点或其组合。连接器485还可包含衬底405的一部分490。连接器485可界定大小495。大小495可指示用于将较高层层面的组件及存取线耦合到衬底405的存储器阵列400的面积量。在一些实例中，大小495可为沿着第一轴线测量的第一尺寸。在一些实例中，大小495可为二维面积。在一些实例中，大小495可为三维体积。存储器阵列400可至少部分地基于存储器阵列400中的存储器单元的线数目而包含多个连接器485。

图5A图解说明根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的存储器阵列500的实例。在参考图1所描述的存储器阵列100的实例中，可沿着图1中所展示的线4A-4A截取存储器阵列500的横截面图。如此，存储器阵列500的数字线及板线延伸到页面中或延伸出页面。

存储器阵列500可为参考图4A到4C所描述的存储器阵列400的实例。如此，未在此处重复对存储器阵列500的组件中的至少一些组件的全面说明。存储器阵列500可包含衬底505、存储器单元520的第一层面510及存储器单元520的第二层面515。存储器单元520可耦合到数字线525及板530、535。衬底505可为参考图4A到4C所描述的衬底405的实例。存储器单元520的层面510、515可为参考图4A到4B所描述的层面410、415的实例。存储器单元520可为参考图1、2、4A及4B所描述的存储器单元105及存储器单元420的实例。数字线525可为参考图1、2、4A及4B所描述的数字线115及数字线425的实例。

存储器阵列500可包含与第一层面510相关联的第一板线530。第一板线530可耦合到存储器单元(例如，存储器单元520-a、520-b、520-c、520-d)的多个线。如图4A及4B中所展示，单个板线430-a耦合到存储器单元420-a的单个线。在一些实例中，单个板线430-a与单个数字线425-a相关联，其中耦合到数字线425-a的存储器单元420-a还耦合到板线430-a。

第一板线530可经配置以加偏置于存储器单元520的多个线。如此，第一板线530可与多个数字线(例如，数字线525-a、525-b、525-c、525-d)相关联。实际上，可存在第一板线530与数字线525的一对多映射。相比来说，存储器阵列400针对每一个别数字线425包含个别板线430。实际上，板线430与数字线425的一对一映射。在一些实例中，第一板线530(及第二板线535)可形成为耦合到存储器单元520的多个行或列的材料薄片。板线530、535可使用各种方法由导电或金属材料形成。可通过沉积及图案化(例如，蚀刻导电/金属材料或化合物)而形成板线530、535。

存储器阵列500可包含与第二层面515相关联的第二板线535。第二板线535可耦合到存储器单元(例如，存储器单元520-e、520-f、520-g、520-h)的多个线。第二板线535可经配置以加偏置于存储器单元520的多个线。第二板线535可与多个数字线(例如，数字线525-e、525-f、525-g、525-h)相关联。实际上，存在第二板线535与数字线525的一对多映射。相比来说，存储器阵列400针对每一个别数字线425包含个别板线430。实际上，板线430与数字线425的一对一映射。

第一板线530及第二板线535的配置可减少板线与衬底505之间的触点数目。举例来说，替代触点针对每一个别板线(例如，板线430-a)而定位或形成，单个触点可将第一板线530耦合到衬底505。另外，单个触点可将第二板线535耦合到衬底505。板驱动器可耦合到存储器阵列500中的每一板线530、535。板驱动器可通过衬底505及触点耦合到板线530、535。存储器阵列500的架构可减少存储器阵列500中的板驱动器的数目。在一些实例中，板驱动器可定位于三维铁电存储器单元阵列的占用面积之外。另外或替代地，存取线可耦合到板驱动器且可从板驱动器延伸到三维阵列的占用面积的边缘。在一些实例中，第一板线530及第二板线535的配置可减少将层面510、515的板线连接到衬底所采用的裸片面积量。

在一些情形中，板线(或板节点)可耦合到存储器单元520，存储器单元520耦合到不同数字线525。举例来说，板线530可耦合到存储器单元520-a及存储器单元520-b，其中存储器单元520-a耦合到数字线525-a，数字线525-a不同于耦合到存储器单元520-b的数字线525-b。在一些实例中，板线(或板节点)可耦合到存储器阵列500的区段的存储器单元。在一些实例中，板线(或板节点)可耦合到存储器阵列500的瓦片的存储器单元。在一些实例中，板线(或板节点)(例如，板线530、535)可耦合到存储器阵列500的层面的存储器单元。

图5B图解说明根据本发明的实施例的支持存储器阵列的板节点配置及操作的电路550的实例。电路550图解说明可如何基于板线530、535的配置而减小(与连接器485相比较)连接器555的大小。连接器555可经配置以将组件的两个单元堆叠耦合到衬底505。举例来说，连接器555可将与第一层面510相关联的多个数字线525耦合到衬底505。

连接器555可不包含板线触点。此意味着连接器555可不包含将板线530、535耦合到衬底505的任何触点(或通孔)。由于连接器555可不包含任何板线触点，因此连接器555的大小565可小于连接器485的大小495。

连接器555可包含用于数字线525-a的触点及用于数字线525-b的触点。连接器555还可包含衬底505的一部分560。大小565可指示用于将更高层或层面的组件及存取线耦合到衬底505的存储器阵列500的面积量。在一些实例中，大小565可为沿着第一轴线测量的第一尺寸。在一些实例中，大小565可为二维面积。在一些实例中，大小565可为三维体积。在一些实例中，连接器555可为参考图4B及4C所描述的连接器470或连接器485的实例。存储器阵列500可至少部分地基于存储器阵列500中的存储器单元的线数目而包含多个连接器555。

通过减少连接器555中的触点数目，可减小由连接器555占用的裸片面积。在一些实例中，这可提供将由额外存储器单元或其它组件占用的额外裸片面积。

板线530、535可在不同于连接器555的另一位置处耦合到衬底。在一些实例中，触点(未展示)可将第一板线530耦合到衬底505。所述触点可从第一板线530延伸超出存储器单元阵列的占用面积的边缘，且在所述占用面积之外耦合到衬底505。在一些实例中，所述触点可定位于存储器单元阵列的占用面积中，但在不同于连接器555的位置处。在一些实例中，第一板线530与衬底505之间的触点可定位于存储器阵列500的连接器555中的一者内。如此，包含第一板线530与衬底505之间的触点的连接器555可界定比大小565大的大小。触点(未展示)可将第二板线535耦合到衬底505。此触点可类似地体现为用于第一板线530的触点且未在此处重复对用于第二板线535的触点的特征的全面说明。在一些实例中，板驱动器可定位于三维铁电存储器单元阵列的占用面积之外。另外或替代地，存取线可耦合到板驱动器且可从板驱动器延伸到三维阵列的占用面积的至少一边缘。在一些实例中，板驱动器可定位于存储器单元阵列的占用面积内。

图6图解说明根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的存储器阵列600、640、670的实例。存储器阵列600包含与存储器阵列600的第一层面610及第二层面615两者相关联的单个板线630。

第一层面610的板线及第二层面615的板线可通过触点635耦合在一起。在一些实例中，触点635可为一个连续板线630的一部分。在一些实例中，触点635可为在两个单独板线之间延伸的通孔的实例。在一些实例中，触点635可为在两个单独板线之间延伸的分路线的实例。

触点(未展示)可将板线630耦合到衬底605。所述触点可为用于参考图5B所描述的第一板线530及第二板线535的触点的实例。如此，未在此处重复对所述触点的全面说明。

存储器阵列600可包含用于数字线625的连接器(未展示)。所述连接器可包含穿过可以其它方式被其它组件(例如数字线、存储器单元及板线)占用的层级的触点。

存储器阵列600可为参考图4到5所描述的存储器阵列400及/或500的实例。如此，未在此处重复对存储器阵列600的组件中的至少一些组件的全面说明。存储器阵列600可包含衬底605、存储器单元620的第一层面610及存储器单元620的第二层面615。存储器单元620可耦合到数字线625以及板线630。衬底605可为参考图4到5所描述的衬底405及/或505的实例。存储器单元620的层面610、615可为参考图4到5所描述的层面410、415、510、515的实例。存储器单元620可为参考图1、2及4到5所描述的存储器单元105、420、520的实例。数字线625可为参考图1、2及4到5所描述的数字线115、425、525的实例。

存储器阵列640图解说明存储器阵列的配置的实例。存储器阵列640可包含定位于存储器单元655的第一层面645与第二层面650之间的单个共用板线665。触点(未展示)可将板线630耦合到衬底(未展示)。所述触点可为用于参考图5到6所描述的板线530、535、530、630的触点的实例。如此，未在此处重复对触点的全面说明。存储器阵列640可包含用于数字线660的连接器(未展示)。所述连接器可包含穿过可以其它方式被其它组件(例如数字线、存储器单元及板线)占用的层级的触点。

存储器阵列640可为参考图4到6所描述的存储器阵列400、500及/或600的实例。存储器阵列640可包含衬底(未展示)、存储器单元655的第一层面645及存储器单元655的第二层面650。存储器单元655可耦合到数字线660以及板线665。所述衬底可为参考图4到6所描述的衬底405、505及/或605的实例。存储器单元655的层面645、650可为参考图4到6所描述的层面410、415、510、515、610、615的实例。存储器单元655可为参考图1、2及4到6所描述的存储器单元105、420、520、620的实例。数字线660可为参考图1、2及4到6所描述的数字线115、425、525及/或625的实例。

存储器阵列670图解说明存储器阵列的配置的实例。存储器阵列670可包含定位于存储器单元685的第一层面675与第二层面680之间的单个共用数字线690。触点(未展示)可将板线695-a耦合到衬底(未展示)。在一些实例中，板线695-a耦合到板线695-b以形成与两个层面675、680相关联的单个板。所述触点可为用于参考图5到6所描述的板线530、535、530、630、665的触点的实例。如此，未在此处重复对所述触点的全面说明。存储器阵列670可包含用于数字线690的连接器(未展示)。所述连接器可包含穿过可以其它方式被其它组件(例如数字线、存储器单元及板线)占用的层级的触点。

存储器阵列670可为参考图4到6所描述的存储器阵列400、500、600及/或640的实例。如此，未在此处重复对存储器阵列670的组件中的至少一些组件的全面说明。存储器阵列670可包含衬底(未展示)、存储器单元685的第一层面675及存储器单元685的第二层面680。存储器单元685可耦合到数字线690以及板线695。所述衬底可为参考图4到6所描述的衬底405、505及/或605的实例。存储器单元685的层面675、680可为参考图4到6所描述的层面410、415、510、515、610、615、675、650的实例。存储器单元685可为参考图1、2及4到6所描述的存储器单元105、420、520、620、655的实例。数字线690可为参考图1、2及4到6所描述的数字线115、425、525、625及/或660的实例。

在其它实例中，预期存储器阵列的其它配置。举例来说，存储器阵列400、500、600可上下翻转，使得板线最靠近于每一层面中的衬底而非数字线最靠近于衬底。存储器阵列500、600、640、670中的每一者及/或存储器阵列的其它配置可包含界定比大小495小的大小的连接器。

图7图解说明根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的时序图700的实例。时序图700图解说明可对包含参考图4到6所论述的一个板线配置的存储器单元执行的存取操作。更具体来说，时序图700图解说明对存储器阵列的选定存储器单元(例如，存储器单元420、520、620、655、685)执行的读取操作。可在写入操作的上下文中应用时序图700的原理。

在时间t0处，存储器控制器140可起始对耦合到板线(例如，板线430、530、630、665、695)的选定存储器单元105的存取操作且对电路进行预调节。存储器控制器140可选择耦合到板线的一或多个存储器单元。在时间t0处，存储器控制器140可将选择信号705从零电压电平V0发送到较高电压电平。在一些实例中，较高电压电平介于2.9伏特与3.3伏特、3.0伏特与3.2伏特之间的范围内，或为大约3.1伏特。选择信号705可与选择选定存储器单元相关联。

在起始存取操作之前，存储器控制器140可在空闲周期期间将板线(如由板信号710所表示)及数字线(如由数字线信号715所表示)维持在非零电压。如本文中所使用，选定存储器单元的空闲周期可指不对所述选定存储器单元执行存取操作的任何时间周期。在一些实例中，存储器控制器140可将电压施加到板线及数字线以将其维持在第三电压电平V3。在一些实例中，可将板信号710及数字线信号715维持在比零电压电平V0大的第三电压电平V3。在一些实例中，可将板信号710及数字线信号715维持在比选择信号705的较高电压电平小的第三电压电平V3。在空闲周期期间，仅出于说明性目的而将板信号710描绘为从第三电压电平V3偏移。第三电压电平V3可经配置以在存取操作(例如，读取操作或写入操作)期间加偏置于选定存储器单元。

在时间t0处，存储器控制器140可致使数字线信号715从第三电压电平V3到达零电压电平V0。存储器控制器140可将数字线放电，使得数字线信号715到达零电压电平V0。存储器控制器140可将数字线放电以为选定存储器单元将其电荷倾倒到数字线上做准备。

在时间t1处，存储器控制器140可开始从选定存储器单元形成信号。在时间t1处，存储器控制器140可激活选定存储器单元的选择组件(例如，选择组件220)。通过激活所述选择组件，选定存储器单元的电容器可耦合到数字线。在一些实例中，在存储器控制器140确定数字线信号715已下降到零电压电平V0之后激活所述选择组件。

取决于选定存储器单元的逻辑状态，在数字线上经历的电压电平可变化。举例来说，如果选定存储器单元将逻辑‘1’存储为其逻辑状态，那么数字线可上升到比选定存储器单元存储逻辑‘0’的情况高的电压电平。数字线信号716表示当存储逻辑‘1’时数字线的电压电平。数字线信号717表示当存储逻辑‘0’时数字线的电压电平。

在时间t2处，存储器控制器140可隔离选定存储器单元与接地或虚拟接地，借此导致存储器单元的电路浮动。为完成此，存储器控制器可将各种切换组件(未展示)激活或撤销激活。

在时间t3处，存储器控制器140可激活感测组件(例如，感测组件125)以感测选定存储器单元的逻辑状态。为完成此，存储器控制器140可将各种切换组件(未展示)激活或撤销激活。另外，在时间t3处，存储器控制器140可致使板信号710的电压电平下降到比第三电压电平V3小的第二电压电平V2。在一些实例中，第二电压电平V2可经配置以在存取操作期间加偏置于选定存储器单元。使用感测组件，存储器控制器140可基于数字线的电压电平而识别选定存储器单元的逻辑状态(例如，数字线信号716用于逻辑‘1’或数字线信号717用于逻辑‘0’)。举例来说，存储器控制器140可将数字线电压电平与参考电压(例如，电压电平V1)进行比较。如果数字线信号715比参考电压V1(例如，数字线信号716)高，那么存储器控制器140可将逻辑状态识别为逻辑‘1’。如果数字线信号715比参考电压V1(例如，数字线信号717)低，那么存储器控制器140可将逻辑状态识别为逻辑‘0’。

在时间t4处，存储器控制器140可执行读取操作的感测部分。存储器控制器140可在时间t4处将若干个切换组件(未展示)激活/撤销激活。在一些实例中，存储器控制器140可基于下降到第二电压电平V2的板信号710而执行所述感测部分。在一些实例中，数字线信号716、717可在时间t4处上升到第二电压电平V2。

在时间t5处，存储器控制器140可完成读取操作的感测部分且起始读取操作的写回部分。在一些存储器阵列中，读取选定存储器单元的逻辑状态的动作会更改所述选定存储器单元的逻辑状态。在此些情景中，选定存储器单元的读取操作可包含其中将所感测逻辑状态写回到选定存储器单元的写回部分。在时间t5处，存储器控制器140可将若干个切换组件(未展示)激活或撤销激活。将这些切换组件激活/撤销激活的精确时序可基于选定存储器单元的逻辑状态。举例来说，如果选定存储器单元的逻辑状态是逻辑‘0’，那么在时间t5处，存储器控制器140可致使数字线信号717从第二电压电平V2到达零电压电平V0。在时间t5处，存储器控制器140还可将板信号710维持在第二电压电平V2，借此加偏置于选定存储器单元以写入逻辑‘0’。

在时间t6处，存储器控制器140可将板线接地或虚拟接地，使得板信号710下降到零电压电平V0。在时间t6处，存储器控制器140可将若干个切换组件(未展示)激活或撤销激活。在一些实例中，将板接地可基于完成逻辑‘0’的写回部分。在一些实例中，可在执行针对逻辑‘1’的写入操作之前执行将板接地。举例来说，如果选定存储器单元的逻辑状态是逻辑‘1’，那么在时间t6处，存储器控制器140可使板信号710从第二电压电平V2下降到零电压电平V0。在时间t6处，存储器控制器140还可将数字线信号716维持在第二电压电平V2，借此加偏置于选定存储器单元以写入逻辑‘1’。

在时间t7处，存储器控制器140可完成读取操作的写回部分。在时间t7处，存储器控制器140可将数字线接地或虚拟接地。如果数字线载运与逻辑‘0’相关联的数字线信号717，那么此动作可不对电路具有太多效应。如果数字线载运与逻辑‘1’相关联的数字线信号716，那么数字线可从高电压电平(例如，V2)到达零电压电平V0。

在时间t8处，存储器控制器140可完成存取操作。在时间t8处，存储器控制器140可通过将选择组件撤销激活而隔离选定存储器单元的电容器与数字线。存储器控制器140可通过致使字线信号720下降到零电压电平V0而完成。存储器控制器140还可将选定存储器单元撤销选择，借此致使选择信号705下降到零电压电平V0。在一些实例中，时间t8开始另一空闲周期。在一些实例中，存储器控制器140可基于确定数字线处于零电压电平V0而将存储器单元撤销选择。

在时间t8处，存储器控制器140可再次基于存取操作完成而将电压施加到板及数字线。施加所述电压可致使数字线信号715及板信号710在存取操作之间的空闲周期期间从零电压电平V0上升到第三电压电平V3。以此方式，存储器控制器140可在对选定存储器单元执行的存取操作之间将数字线及板线维持在非零电压。

图8图解说明根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的电路800的实例。电路800可经配置以将未选定存储器单元的数字线805耦合到板线820。电路800可联合参考图1到6所描述的存储器阵列100、400、500、600、640、670中的任一者来实施。板线820可为参考图2到6所描述的板线210、430、530、535、630、665、695的实例。数字线805可为参考图1到6所描述的数字线115、425、525、625、660、690的实例。

在一些例子中，在存取操作期间，板线820可以电容方式耦合到未选定数字线805。此电容耦合可诱发板820或未选定数字线805上的暂态电压。暂态电压可妨碍耦合到未选定数字线805的未选定存储器单元的逻辑状态。为缓解暂态电压的量值及类型，数字线805可通过分路线及分路切换组件825选择性地耦合到板820。存储器控制器140可经由选择控制线830-a激活分路切换组件825-a。

在存取操作期间，可选择电路800中的存储器单元(未展示)中的一者以执行存取操作。作为存取操作的一部分，与选定存储器单元相关联的数字线805可耦合到感测组件125-c。举例来说，数字线805-a可使用切换组件810-a耦合到感测放大器。存储器控制器140可经由选择控制线815-a激活切换组件810-a。

在一些实例中，感测组件125-c可耦合到单个存储器单元(与数字线805-a相关联的存储器单元)，而剩余存储器单元(与数字线805-b到805-h相关联的存储器单元)耦合到板820。为实现此结果，存储器控制器可激活单个切换组件810(例如，切换组件810)且同时激活七个其它分路切换组件825(例如，分路切换组件825-b到825-h)。此些动作可减少在未选定数字线上诱发的暂态电压。

在一些实例中，存储器控制器140可经配置以均衡化未选定数字线805与板线820的电压。举例来说，在激活分路切换组件825之前，存储器控制器可识别板线820的电压电平且将板线820的所述电压电平施加到未选定数字线805。在一些实例中，可通过在不激活分路切换组件825的情况下均衡化未选定数字线805与板820的电压而减少电容耦合。

在一些实例中，分路切换组件825可在参考图4到6所描述的阵列下面的衬底405、505、605的一部分中。所述分路切换组件可为定位于衬底405、505、605中的支持组件的一部分。在一些实例中，分路切换组件825可接近于阵列的边缘而定位。在一些实例中，分路切换组件825可通过连接器470/485耦合到数字线及/或板线。

图9展示根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的存储器阵列905的框图900。存储器阵列905可称为电子存储器设备，且可为如参考图1所描述的存储器控制器140的组件的实例。

存储器阵列905可包含一或多个存储器单元910、存储器控制器915、字线920、板线925、参考组件930、感测组件935、数字线940及锁存器945。这些组件可彼此进行电子通信且可执行本文中所描述的功能中的一或多者。在一些情形中，存储器控制器915可包含偏置组件950及时序组件955。

存储器控制器915可与字线920、数字线940、感测组件935及板线925(其可为参考图1及2所描述的字线110、数字线115、感测组件125及板线210的实例)进行电子通信。存储器阵列905还可包含参考组件930及锁存器945。存储器阵列905的组件可彼此进行电子通信且可执行参考图1到8所描述的功能的若干部分。在一些情形中，参考组件930、感测组件935及锁存器945可为存储器控制器915的组件。

在一些实例中，数字线940与感测组件935及铁电存储器单元910的铁电电容器进行电子通信。铁电存储器单元910可为可以逻辑状态(例如，第一或第二逻辑状态)写入的。字线920可与存储器控制器915及铁电存储器单元910的选择组件进行电子通信。板线925可与存储器控制器915及铁电存储器单元910的铁电电容器的板进行电子通信。感测组件935可与存储器控制器915、数字线940、锁存器945及参考线960进行电子通信。参考组件930可与存储器控制器915及参考线960进行电子通信。感测控制线965可与感测组件935及存储器控制器915进行电子通信。这些组件还可经由其它组件、连接件或总线与在存储器阵列905内部及外部两者的其它组件(除上文未列出的组件以外)进行电子通信。

存储器控制器915可经配置以通过将电压施加到那些各种节点而激活字线920、板线925或数字线940。举例来说，偏置组件950可经配置以施加电压以操作存储器单元910从而对如上文所描述的存储器单元910进行读取或写入。在一些情形中，存储器控制器915可包含如参考图1所描述的行解码器、列解码器或两者。这可使得存储器控制器915能够存取一或多个存储器单元105。偏置组件950还可将电压电位提供到参考组件930以便产生用于感测组件935的参考信号。另外，偏置组件950可提供用于操作感测组件935的电压电位。

在一些情形中，存储器控制器915可使用时序组件955来执行其操作。举例来说，时序组件955可控制各种字线选择或板偏置的时序，包含用于切换及电压施加以执行本文中所论述的存储器功能(例如读取及写入)的时序。在一些情形中，时序组件955可控制偏置组件950的操作。

参考组件930可包含用以产生用于感测组件935的参考信号的各种组件。参考组件930可包含经配置以产生参考信号的电路。在一些情形中，参考组件930可使用其它铁电存储器单元105来实施。感测组件935可将来自存储器单元910的信号(通过数字线940)与来自参考组件930的参考信号进行比较。在确定逻辑状态之后，感测组件接着可即刻将输出存储于锁存器945中，其中其可根据存储器阵列905是一部分的电子装置的操作来使用。感测组件935可包含与锁存器及铁电存储器单元进行电子通信的感测放大器。

存储器控制器915可为参考图11所描述的存储器控制器1115的若干部分的实例。存储器控制器915及/或其各种子组件中的至少一些子组件可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件来实施，那么存储器控制器915及/或其各种子组件中的至少一些子组件的功能可由以下各项执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本发明中所描述的功能的其任一组合。存储器控制器915及/或其各种子组件中的至少一些子组件可物理上位于各种位置处，包含经分布使得由一或多个物理装置在不同物理位置处实施功能的若干部分。在一些实例中，存储器控制器915及/或其各种子组件中的至少一些子组件可为根据本发明的各种实施例的单独且相异组件。在其它实例中，存储器控制器915及/或其各种子组件中的至少一些子组件可与一或多个其它硬件组件组合，根据本发明的各种实施例，所述一或多个其它硬件组件包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本发明中所描述的一或多个其它组件或其组合。

存储器控制器915可在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板及存取线，经由耦合到所述铁电存储器单元的第二存取线选择所述铁电存储器单元进行所述存取操作，且基于选择所述铁电存储器单元进行所述存取操作而将所述存取线放电。在一些实例中，存储器控制器915可将板线925耦合到与板线925相关联的未选定数字线。在一些情形中，存储器控制器915可激活耦合到板线925及未选定数字线的多个分路切换组件。在一些情形中，存储器控制器915可识别板线925的电压电平。在一些情形中，存储器控制器915可在板线925耦合到未选定数字线时将板线925的电压电平施加到未选定数字线。

在一些情形中，存储器阵列905可包含用于操作存储器阵列905的各种构件。举例来说，存储器阵列905及/或存储器控制器915可包含用于执行上文参考图10所描述的功能的构件。

存储器阵列905可包含：用于在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板及存取线的构件；用于经由耦合到所述铁电存储器单元的第二存取线选择所述铁电存储器单元进行所述存取操作的构件；及用于至少部分地基于选择所述铁电存储器单元进行所述存取操作而将所述存取线放电的构件。

上文所描述的存储器阵列905的一些实例可进一步包含用于在可将存取线放电时维持板上的第一电压的过程、特征、构件或指令。上文所描述的存储器阵列905的一些实例可进一步包含用于至少部分地基于选择铁电存储器单元且将存取线放电而激活铁电存储器单元的选择组件的过程、特征、构件或指令。

上文所描述的存储器阵列905的一些实例可进一步包含用于作为存取操作的一部分至少部分地基于将存取线放电而将铁电存储器单元的铁电电容器放电到存取线上的过程、特征、构件或指令。上文所描述的存储器阵列905的一些实例可进一步包含用于至少部分地基于激活耦合到存取线的感测组件而将板从第一电压放电到比第一电压小的第二电压的过程、特征、构件或指令。

上文所描述的存储器阵列905的一些实例可进一步包含用于作为存取操作的一部分至少部分地基于激活耦合到存取线的感测组件而感测存取线上的第二电压的过程、特征、构件或指令，所述第二电压与铁电存储器单元的电荷相关联。

上文所描述的存储器阵列905的一些实例可进一步包含用于将板耦合到与板相关联的未选定存取线的过程、特征、构件或指令。在上文所描述的存储器阵列905的一些实例中，耦合板进一步包括：激活耦合到板及未选定存取线的多个分路切换组件。

上文所描述的存储器阵列905的一些实例可进一步包含用于识别板的电压电平的过程、特征、构件或指令。上文所描述的方法及设备的一些实例可进一步包含用于在可将板耦合到未选定存取线时将板的电压电平施加到未选定存取线的过程、特征、构件或指令。

上文所描述的存储器阵列905的一些实例可进一步包含用于在存取操作的写回部分期间将板放电的过程、特征、构件或指令。上文所描述的存储器阵列905的一些实例可进一步包含用于至少部分地基于存取操作完成而将第一电压施加到板及存取线的过程、特征、构件或指令。在上文所描述的存储器阵列905的一些实例中，可在对铁电存储器单元执行的存取操作之间将板及存取线维持在非零电压。

图10展示根据本发明的各种实施例的支持存储器阵列的板节点配置及操作的存储器控制器1015的框图1000。存储器控制器1015可为参考图1、9及11所描述的存储器控制器140、915或1115的若干部分的实例。存储器控制器1015可包含偏置组件1020、时序组件1025、空闲周期管理器1030、存取操作管理器1035、放电管理器1040、感测管理器1045及分路管理器1050。这些模块中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。

空闲周期管理器1030可在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板节点及数字线且基于所述存取操作完成而将所述第一电压施加到所述板节点及所述数字线。在一些情形中，在对所述铁电存储器单元执行的存取操作之间将所述板节点及所述数字线维持在非零电压。

存取操作管理器1035可经由耦合到铁电存储器单元的字线选择铁电存储器单元进行存取操作，基于选择铁电存储器单元且将数字线放电而激活铁电存储器单元的选择组件，且基于激活耦合到数字线的感测组件而将板节点从第一电压放电到比第一电压小的第二电压。

放电管理器1040可基于选择铁电存储器单元进行存取操作而将数字线放电，在将数字线放电时维持板节点上的第一电压，且在存取操作的写回部分期间将板节点放电。

感测管理器1045可作为存取操作的一部分基于将数字线放电而将铁电存储器单元的铁电电容器放电到数字线上且作为存取操作的一部分基于激活耦合到数字线的感测组件而感测数字线上的第二电压，所述第二电压与铁电存储器单元的电荷相关联。

分路管理器1050可将板节点耦合到与板节点相关联的未选定数字线，识别板节点的电压电平，且在板节点耦合到未选定数字线时将板节点的电压电平施加到未选定数字线。在一些情形中，耦合板节点进一步包含：激活耦合到板节点及未选定数字线的一组分路切换组件。

图11展示根据本发明的各种实施例的包含装置1105的系统1100的图式，装置1105支持存储器阵列的板节点配置及操作。装置1105可为如上文(例如)参考图1及9所描述的存储器控制器140或存储器控制器915的实例或包含存储器控制器140或存储器控制器915的组件。装置1105可包含用于双向语音及数据通信的组件，其包含用于传输及接收通信的组件，包含存储器控制器1115、存储器单元1120、基本输入/输出系统(BIOS)组件1125、处理器1130、I/O控制器1135及***组件1140。这些组件可经由一或多个总线(例如，总线1110)进行电子通信。

存储器控制器1115可操作如本文中所描述的一或多个存储器单元。具体来说，存储器控制器1115可经配置以支持存储器阵列的板配置及操作。在一些情形中，存储器控制器1115可包含如参考图1所描述的行解码器、列解码器或两者(未展示)。存储器单元1120可存储如本文中所描述的信息(即，以逻辑状态的形式)。

BIOS组件1125为包含经操作为固件的BIOS的软件组件，所述软件组件可初始化且运行各种硬件组件。BIOS组件1125还可管理处理器与各种其它组件(例如，***组件、输入/输出控制组件等)之间的数据流。BIOS组件1125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

处理器1130可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任一组合)。在一些情形中，处理器1130可经配置以使用存储器控制器操作存储器阵列。在其它情形中，存储器控制器可集成到处理器1130中。处理器1130可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持存储器阵列的板配置及操作的功能或任务)。

I/O控制器1135可管理用于装置1105的输入及输出信号。I/O控制器1135还可管理未集成到装置1105中的***装置。在一些情形中，I/O控制器1135可表示到外部***装置的物理连接件或端口。在一些情形中，I/O控制器1135可利用操作系统，例如或另一已知操作系统。在其它情形中，I/O控制器1135可表示以下各项或与以下各项互动：调制解调器、键盘、鼠标、触摸屏或类似装置。在一些情形中，I/O控制器1135可实施为处理器的一部分。在一些情形中，用户可经由I/O控制器1135或经由受I/O控制器1135控制的硬件组件与装置1105互动。

***组件1140可包含任何输入或输出装置或者用于此些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或***卡槽，例如***组件互连(PCI)或加速图形端口(AGP)槽。

图12展示图解说明根据本发明的各种实施例的用于存储器阵列的板节点配置及操作的方法1200的流程图。可由如本文中所描述的存储器控制器915或其组件实施方法1200的操作。举例来说，可由如参考图9到11所描述的存储器控制器执行方法1200的操作。在一些实例中，存储器控制器915可执行用以控制装置的功能元件以执行下文所描述的功能的一组代码。另外或替代地，存储器控制器915可执行下文使用专用硬件所描述的功能的若干部分。

在方框1205处，存储器控制器915可在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板节点及数字线。可根据参考图1到13所描述的方法执行方框1205的操作。在特定实例中，可由如参考图9到11所描述的空闲周期管理器执行方框1205的操作的若干部分。

在方框1210处，存储器控制器915可经由耦合到铁电存储器单元的字线选择铁电存储器单元进行存取操作。可根据参考图1到13所描述的方法执行方框1210的操作。在特定实例中，可由如参考图9到11所描述的存取操作管理器执行方框1210的操作的若干部分。

在方框1215处，存储器控制器915可至少部分地基于选择铁电存储器单元进行存取操作而将数字线放电。可根据参考图1到13所描述的方法执行方框1215的操作。在特定实例中，可由如参考图9到11所描述的放电管理器执行方框1215的操作的若干部分。

在一些情形中，方法还可包含：在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板节点及数字线。在一些情形中，在对铁电存储器单元执行的存取操作之间将板及数字线维持在非零电压。在一些情形中，方法还可包含：至少部分地基于选择铁电存储器单元进行存取操作而将数字线放电。在一些情形中，方法还可包含：在将数字线放电时维持板节点上的第一电压。在一些情形中，方法还可包含：至少部分地基于选择铁电存储器单元且将数字线放电而激活铁电存储器单元的选择组件。在一些情形中，方法还可包含：作为存取操作的一部分至少部分地基于将数字线放电而将铁电存储器单元的铁电电容器放电到数字线上。

在一些情形中，方法还可包含：至少部分地基于激活耦合到数字线的感测组件而将板节点从第一电压放电到比第一电压小的第二电压。在一些情形中，方法还可包含：经由耦合到铁电存储器单元的字线而选择铁电存储器单元进行存取操作。在一些情形中，方法还可包含：将板节点耦合到与所述板节点相关联的未选定数字线。在一些情形中，耦合板节点进一步包括：激活耦合到板节点及未选定数字线的多个分路切换组件。在一些情形中，方法还可包含：识别板节点的电压电平。在一些情形中，方法还可包含：在将板节点耦合到未选定数字线时将板节点的电压电平施加到未选定数字线。

在一些情形中，方法还可包含：在存取操作的写回部分期间将板节点放电。在一些情形中，方法还可包含：至少部分地基于存取操作完成而将第一电压施加到板节点及数字线。在一些情形中，方法还可包含：作为存取操作的一部分至少部分地基于激活耦合到数字线的感测组件而感测数字线上的第二电压，所述第二电压与铁电存储器单元的电荷相关联。

图13展示图解说明根据本发明的各种实施例的用于存储器阵列的板节点配置及操作的方法1300的流程图。可由如本文中所描述的存储器控制器915或其组件实施方法1300的操作。举例来说，可由如参考图9到11所描述的存储器控制器执行方法1300的操作。在一些实例中，存储器控制器915可执行用以控制装置的功能元件以执行下文所描述的功能的一组代码。另外或替代地，存储器控制器915可执行下文使用专用硬件所描述的功能的若干部分。

在方框1305处，存储器控制器915可在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板节点及数字线。可根据参考图1到13所描述的方法执行方框1305的操作。在特定实例中，可由如参考图9到11所描述的空闲周期管理器执行方框1305的操作的若干部分。

在方框1310处，存储器控制器915可经由耦合到铁电存储器单元的字线选择铁电存储器单元进行存取操作。可根据参考图1到13所描述的方法执行方框1310的操作。在特定实例中，可由如参考图9到11所描述的存取操作管理器执行方框1310的操作的若干部分。

在方框1315处，存储器控制器915可将板节点耦合到与所述板节点相关联的未选定数字线。可根据参考图1到13所描述的方法执行方框1315的操作。在特定实例中，可由如参考图9到11所描述的存取操作管理器执行方框1315的操作的若干部分。

在方框1320处，存储器控制器915可至少部分地基于选择铁电存储器单元进行存取操作而将数字线放电。可根据参考图1到13所描述的方法执行方框1320的操作。在特定实例中，可由如参考图9到11所描述的放电管理器执行方框1320的操作的若干部分。

在方框1325处，存储器控制器915可至少部分地基于存取操作完成而将第一电压施加到板节点及数字线。可根据参考图1到13所描述的方法执行方框1325的操作。在特定实例中，可由如参考图9到11所描述的空闲周期管理器执行方框1325的操作的若干部分。

揭示一种设备。所述设备可包含：用于在针对铁电存储器单元的存取操作之前的时间周期期间将第一电压施加到各自耦合到所述铁电存储器单元的板节点及数字线的构件；用于经由耦合到所述铁电存储器单元的字线选择所述铁电存储器单元进行所述存取操作的构件；及用于至少部分地基于选择所述铁电存储器单元进行所述存取操作而将所述数字线放电的构件。

一些实例可进一步包含用于将所述板节点耦合到与所述板节点相关联的未选定数字线的构件。一些实例可进一步包含用于在可将所述数字线放电时维持所述板节点上的所述第一电压的构件。一些实例可进一步包含用于至少部分地基于选择所述铁电存储器单元且将所述数字线放电而激活所述铁电存储器单元的选择组件的构件。一些实例可进一步包含用于作为所述存取操作的一部分至少部分地基于将所述数字线放电而将所述铁电存储器单元的铁电电容器放电到所述数字线上的构件。

一些实例可进一步包含用于至少部分地基于激活耦合到所述数字线的感测组件而将所述板节点从所述第一电压放电到比所述第一电压小的第二电压的构件。一些实例可进一步包含用于作为所述存取操作的一部分至少部分地基于激活耦合到所述数字线的感测组件而感测所述数字线上的第二电压的构件，所述第二电压与所述铁电存储器单元的电荷相关联。

在一些实例中，耦合所述板节点进一步包括用于激活耦合到所述板节点及所述未选定数字线的多个分路切换组件的构件。一些实例可进一步包含用于识别所述板节点的电压电平的构件。一些实例可进一步包含用于在可将所述板节点耦合到所述未选定数字线时将所述板节点的所述电压电平施加到所述未选定数字线的构件。一些实例可进一步包含用于在所述存取操作的写回部分期间将所述板节点放电的构件。

一些实例可进一步包含用于至少部分地基于所述存取操作完成而将所述第一电压施加到所述板节点及所述数字线的构件。在一些实例中，可在对所述铁电存储器单元执行的存取操作之间将所述板节点及所述数字线维持在非零电压。

应注意，上文所描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案是可能的。此外，可组合来自方法中的两种或多于两种方法的实施例。

可使用各种不同技术及技艺中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可具有各种位宽度。

如本文中所使用，术语“虚拟接地”是指保持在大致零伏特(0V)的电压但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到大致0V。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意味着连接到大致0V。

术语“电子通信”及“经耦合”是指支持组件之间的电子流动的所述组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此进行电子通信或耦合的组件可主动地交换电子或信号(例如，在经通电电路中)或可不主动地交换电子或信号(例如，在经断电电路中)，但可经配置以且可操作以在使电路通电之后即刻交换电子或信号。通过实例方式，经由开关(例如，晶体管)物理上连接的两个组件进行电子通信或可经耦合而不管开关的状态(即，断开还是闭合)。

如本文中所使用，术语“基本上”意味着经修饰特性(例如，被术语基本上修饰的动词或形容词)不需要是绝对的，而是足够接近以便实现特性的优点。

如本文中所使用，术语“电极”可指电导体，且在一些情形中可采用“电极”作为到存储器阵列的存储器单元或其它组件的电触点。电极可包含提供存储器阵列100的元件或组件之间的导电路径的迹线、导线、导电线、导电层等等。

术语“经隔离”是指组件之间的关系，其中电子目前不能够在所述组件之间流动；如果在组件之间存在断路，那么所述组件彼此隔离。举例来说，当开关断开时，由所述开关物理上连接的两个组件可彼此隔离。

如本文中所使用，术语“短路”是指组件之间的关系，其中经由激活两个组件之间的单个中间组件而在所讨论的所述组件之间建立导电路径。举例来说，短接到第二组件的第一组件可在闭合所述两个组件之间的开关时与所述第二组件交换电子。因此，短接可为使得电荷能够在进行电子通信的组件(或线)之间流动的动态操作。

本文中所论述的装置(包含存储器阵列100)可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底是半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或在另一衬底上的半导体材料外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制所述衬底或所述衬底的子区域的电导率。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。

本文中所论述的一或若干晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂(例如，退化)半导体区域。源极及漏极可通过经轻掺杂半导体区域或沟道而分开。如果所述沟道是n型(即，大多数载子是电子)，那么FET可称为n型FET。如果所述沟道是p型(即，大多数载子是空穴)，那么FET可称为p型FET。所述沟道可被绝缘栅极氧化物覆盖。可通过将电压施加到栅极而控制沟道电导率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可为“接通”或“经激活”。当小于所述晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可为“关断”或“经撤销激活”。

本文中结合附图所陈述的说明描述实例性配置且不表示可经实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“用作实例、例子或图解说明”，且并非“优选的”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细说明包含特定细节。然而，可在不具有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免使所描述实例的概念模糊。

在附图中，类似组件或特征可具有相同参考标签。此外，可通过使参考标签后接有破折号及将类似组件区分开的第二标签而区分同类型的各种组件。如果仅在说明书中使用第一参考标签，那么说明可适用于具有相同第一参考标签而不管第二参考标签的类似组件中的任一者。

可使用各种不同技术及技艺中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。

在本文中结合本发明所描述的各种说明性块及模块可借助通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任一组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)与一微处理器、多个微处理器、一或多个微处理器联合DSP核心或任何其它此类配置的组合)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件来实施，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由所述计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此可使用由处理器执行的软件、硬件、固件、硬接线或这些各项中的任何者的组合来实施上文所描述的功能。实施功能的特征还可物理上位于各种位置处，包含经分布使得在不同物理位置处实施功能的若干部分。而且，如本文中(包含在权利要求书中)所使用，如在项目列表(举例来说，前面为例如“……中的至少一者”或“……中的一或多者”的短语的项目列表)中使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意味着A或B或C或者AB或AC或BC或者ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应解释为对一组封闭条件的提及。举例来说，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不背离本发明的范围。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进将计算机程序从一个地方传送到另一地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制方式，非暂时性计算机可读媒体可包括RAM、ROM、可电擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于以可由通用或专用计算机或者通用或专用处理器存取的指令或数据结构的形式载运或存储所要程序代码构件的任何其它非暂时性媒体。

而且，任何连接件均恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电及微波)包含在媒体的定义中。如本文中所使用，磁盘及光盘包含：CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘借助激光以光学方式再现数据。上述的组合也包含于计算机可读媒体的范围内。

提供本文中的说明以使得所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所定义的通用原理在不背离本发明的范围的情况下可应用于其它变化。因此，本发明不限于本文中所描述的实例及设计，但将被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。