阅读说明：本技术 半导体芯片 (Semiconductor chip ) 是由 市川真也 杉原隆司 白井开渡 小泊聡史 于 2019-07-26 设计创作，主要内容包括：实施方式提供一种容易解析的半导体芯片。一实施方式的半导体芯片具备存储单元阵列及配线层。存储单元阵列具备在第1方向上排列的多个区块。配线层具备与一个或多个区块对应地设置且第1方向上的位置互不相同的多个第1图案区域。多个第1图案区域包含互不相同的图案。(Embodiments provide a semiconductor chip that is easy to analyze. A semiconductor chip of one embodiment includes a memory cell array and a wiring layer. The memory cell array includes a plurality of blocks arranged in the 1 st direction. The wiring layer includes a plurality of 1 st pattern regions which are provided corresponding to one or a plurality of blocks and have different positions in the 1 st direction. The plurality of 1 st pattern regions include patterns different from each other.)

半导体芯片

[相关申请]

本申请享有以日本专利申请2019-26286号(申请日：2019年2月18日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

以下所记载的实施方式涉及一种半导体芯片。

背景技术

已知一种具备存储单元阵列及配线层的半导体芯片。存储单元阵列具备在规定的方向上排列的多个存储器区块。

发明内容

实施方式提供一种容易解析的半导体芯片。

一实施方式的半导体芯片具备存储单元阵列及配线层。存储单元阵列具备在第1方向上排列的多个区块。配线层具备与一个或多个区块对应地设置且第1方向上的位置互不相同的多个第1图案区域。多个第1图案区域包含互不相同的图案。

另一实施方式的半导体芯片具备存储单元阵列、第1配线层及第2配线层。存储单元阵列具备在第1方向上排列的多个区块。第1配线层具备在第1方向上延伸且在与第1方向交叉的第2方向上排列的多条第1配线。第2配线层具备与一条或多条第1配线对应地设置且第2方向上的位置互不相同的多个第2图案区域。多个第2图案区域包含互不相同的图案。

附图说明

图1是第1实施方式的半导体芯片的示意性俯视图。

图2是图1的A所示的部分的放大图。

图3是与图1的B-B'线对应的示意性剖视图。

图4是图1的C所示的部分的放大图。

图5是第2实施方式的半导体芯片的示意性俯视图。

图6是第3实施方式的半导体芯片的示意性俯视图。

图7是表示第3实施方式的变化例的示意性俯视图。

图8是表示第3实施方式的变化例的示意性俯视图。

图9是第4实施方式的半导体芯片的示意性俯视图。

图10是第5实施方式的半导体芯片的示意性俯视图。

图11是图10的局部放大图。

图12是与图11的D-D'线对应的示意性剖视图。

图13是图11的局部放大图。

具体实施方式

接下来，参考附图对实施方式的半导体芯片详细地进行说明。此外，以下的实施方式只是一例，并非以限定本发明的意图表示。另外，各附图是示意性的图，有时会省略构成的一部分。另外，针对多个实施方式，对共通的构成等标注共通的符号，有时省略说明。

另外，在本说明书中，将相对于衬底的表面平行的规定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。

另外，在本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面且与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可以不对应。

另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，在所述第1方向与衬底的表面交叉的情况下，将沿着该第1方向远离衬底的朝向称为上，将沿着第1方向靠近衬底的朝向称为下。另外，在针对某一构成提到下表面或下端的情况下，意指该构成的衬底侧的面或端部，在提到上表面或上端的情况下，意指该构成的与衬底相反一侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。

[第1实施方式]

图1是本实施方式的半导体芯片的示意性俯视图。本实施方式的半导体芯片具备衬底S。另外，在衬底S上，设置着在X方向上排列的2个存储单元阵列MCA。存储单元阵列MCA具备在Y方向上配设的多个存储器区块MB。另外，在存储单元阵列MCA的外部区域，设置着沿着存储单元阵列MCA的X方向的端部在Y方向上延伸的行解码器RD、及沿着存储单元阵列MCA的Y方向的端部在X方向上延伸的感测放大器模块SAM。另外，在衬底S的端部附近，设置着供设置多个焊垫电极的焊垫区域PA。另外，在这些外部区域设置着其它周边电路PC。

图2是图1的A所示的部分的放大图。如图所示，存储器区块MB具备在Y方向上排列的2个区块构造BS。于在Y方向上排列的2个区块构造BS之间设置着区块构造间绝缘部ST。区块构造BS具备在Y方向上排列的2个子区块SB。于在Y方向上排列的2个子区块SB之间，设置着子区块间绝缘部SHE。另外，各区块构造BS具备导电层110、及呈错位状配设的多个半导体层120。另外，在图2中，图示出在X方向上排列且在Y方向上延伸的多条位线BL。各位线BL在Y方向上延伸，且连接于属于各子区块SB的1个半导体层120。

图3是将图1所示的构造沿着B-B'线切断并沿箭头的方向观察时的示意性剖视图。

本实施方式的半导体芯片具备衬底S、设置在衬底S上的存储单元阵列MCA、行解码器RD、以及将存储单元阵列MCA及行解码器RD连接的连接线(hook up)HU。另外，本实施方式的半导体芯片具备设置在它们上方的配线层M0、M1、M2。

衬底S例如为含有P型杂质的单晶硅等半导体衬底。在衬底S的上表面，设置着含有N型杂质的N型阱101。在N型阱101的上表面，设置着含有P型杂质的P型阱102。另外，在衬底S的上表面，设置着绝缘部STI。

存储单元阵列MCA具备：多个导电层110，在Z方向上排列；及多个半导体层120，在Z方向上延伸。导电层110例如含有钨(W)等，作为字线WL及存储器晶体管的栅极电极发挥功能。半导体层120例如含有多晶硅(Si)等，作为存储器晶体管的通道区域发挥功能。在图示的例子中，半导体层120的下端连接于衬底S的P型阱102。另外，在导电层110与半导体层120之间，设置着未图示的栅极绝缘膜。栅极绝缘膜例如包含氮化硅(Si₃N₄)等绝缘性的电荷累积膜、含有杂质的多晶硅等浮栅、或其它能够记录数据的存储器部。

行解码器RD具备：多个晶体管Tr，在X方向上排列；及多个接点CS，连接于这些晶体管Tr。晶体管Tr是以P型阱102作为通道区域的N型场效应晶体管。接点CS在Z方向上延伸，且连接于晶体管Tr的源极区域、漏极区域及栅极电极。

连接线HU具备多个导电层110的端部及连接于它们的多个接点CC。多个导电层110的端部在X方向上的位置分别不同。接点CC在Z方向上延伸，且连接于这些多个导电层110。

配线层M0具备多条配线m0。配线m0例如含有钨(W)等。配线m0例如将接点CC及接点CS连接。

配线层M1设置在配线层M0的上方，具备多条配线m1。配线m1例如含有铜(Cu)等。配线m1例如将接点CC及接点CS连接。另外，一部分配线m1作为位线BL发挥功能，且经由接点Vy及接点Ch连接于半导体层120的上端。

配线层M2设置在配线层M1的上方，且具备多条配线m2。配线m2例如含有铝(Al)等。一部分配线m2设置在焊垫区域PA(图1)，作为焊垫电极发挥功能。另外，一部分配线m2连接于焊垫电极，对各构成供给信号、电源电压及接地电压。例如，多条配线m2中的配线m21设置在存储单元阵列MCA的上方，对存储单元阵列MCA等供给接地电压。

图4是与图1的C所示的部分对应的放大俯视图，示出了设置在存储单元阵列MCA上方的配线m21的一部分。

配线m21的形状可考虑为大致网状的形状，也可以考虑为具有多个贯通孔的大致板状的形状。在将配线m21的形状考虑为大致网状的情况下，配线m21具备：多个配线部m21a，在X方向上排列，且在Y方向上延伸；及多个配线部m21b，在Y方向上排列，且在X方向上延伸。这些多个配线部m21a、m21b相互交叉，构成大致网状的形状。在将配线m21的形状考虑为大致板状的形状的情况下，配线m21具备在X方向及Y方向上排列的多个贯通孔op。这些多个贯通孔op中的一部分贯通孔op1大于其它贯通op。这种贯通孔op1在XY平面内在斜方向(X方向及Y方向之间的方向)上排列。这种贯通孔op1例如沿着像图1所例示那样蜿蜒的图案SP设置。该图案SP例如可在半导体装置的解析时作为特定出存储器区块MB的地址的标准。

另外，如图4所例示那样，配线m21包含与一个或多个存储器区块MB对应地设置的多个图案区域PR1。在图示的例子中，图案区域PR1是与在Y方向上相邻的2个存储器区块MB对应地设置。从Z方向观察时，图案区域PR1设置在与对应的2个存储器区块MB重叠的位置。

图案区域PR1具备图案小区域rp及在X方向上排列的多个图案小区域pr1。

图案小区域rp包含参考图案。参考图案包含与多个图案小区域pr1中的图案不同的图案。由此，能够特定出图案小区域rp的范围。在图示的例子中，参考图案包含所述贯通孔op1。另外，在图示的例子中，参考图案具有在Y方向上不对称的形状。由此，能够特定出Y方向上的朝向。

多个图案小区域pr1中，分别设置着表示“0”的图案或表示“1”的图案。在图示的例子中，在一部分贯通孔op设置着连接配线cw。在图示的例子中，未设置连接配线cw的贯通孔op为表示“0”的图案，设置着连接配线cw的贯通孔op为表示“1”的图案。在图示的例子中，通过10个图案小区域pr1来表达10位数的2进制数，由此形成表达存储器区块MB的地址的图案。此外，Y方向的位置不同的图案区域PR1中所表达的存储器区块MB的地址全部不同。因此，Y方向的位置不同的图案区域PR1所包含的图案全部不同。

在这种构成中，Y方向的位置不同的图案区域PR1所包含的图案全部不同。因此，例如在将半导体芯片的一部分切断并进行解析的情况下等，能够容易地特定出所观察的构成是对应于哪个存储器区块MB的部分。

另外，配线m21具有大致网状或大致板状的形状。在这种形态中，能够在配线m21相对容易地形成图案。

[第2实施方式]

图5是表示第2实施方式的半导体芯片的局部构成的俯视图。

本实施方式的半导体芯片基本上与第1实施方式的半导体芯片同样地构成，但在配线层M2中，不包含配线m21，而是包含配线m22。配线m22基本上与配线m21同样地构成，但除了包含多个图案区域PR1以外，还包含与多条位线BL对应地设置的多个图案区域PR2。在图示的例子中，图案区域PR1是与在Y方向上排列的4个存储器区块MB对应地设置。从Z方向观察时，图案区域PR1设置在与对应的4个存储器区块MB中的2个存储器区块MB的一部分重叠的位置。图案区域PR2是与在X方向上排列的4条位线BL对应地设置。从Z方向观察时，图案区域PR2设置在与包含对应的4条位线BL在内的多条位线BL的一部分重叠的位置。

图案区域PR2具备在X方向上排列的多个图案小区域pr2。

在多个图案小区域pr2中，分别设置着表示“0”的图案、表示“1”的图案或表示“2”的图案。在图示的例子中，未设置连接配线cw的贯通孔op为表示“0”的图案，设置着1条连接配线cw的贯通孔op为表示“1”的图案，设置着2条连接配线cw的贯通孔op为表示“2”的图案。在图示的例子中，通过11个图案小区域pr2来表达11位数的3进制数，由此形成表达位线BL的地址的图案。此外，X方向的位置不同的图案区域PR2中所表达的位线BL的地址全部不同。因此，X方向的位置不同的图案区域PR2所包含的图案全部不同。

根据这种构成，X方向的位置不同的图案区域PR2所包含的图案全部不同。因此，例如在观察位线BL的情况下等，能够容易地特定出所观察的位线BL为哪条位线BL。

另外，在本实施方式中，存储器区块MB的特定所使用的图案区域PR1包含表达2进制数的图案，位线BL的特定所使用的图案区域PR2包含表达3进制数的图案。因此，能够容易地辨别图案区域PR1及图案区域PR2。

[第3实施方式]

图6是表示第3实施方式的半导体芯片的局部构成的俯视图。

本实施方式的半导体芯片基本上与第2实施方式的半导体芯片同样地构成，但在配线层M2中，不包含配线m22，而是包含配线m23。配线m23基本上与配线m22同样地构成，但包含与多个存储器区块MB对应地设置的多个图案区域PR3及与多条位线BL对应地设置的多个图案区域PR4。在图示的例子中，图案区域PR3是与在Y方向上排列的4个存储器区块MB对应地设置。从Z方向观察时，图案区域PR3设置在与对应的4个存储器区块MB中的2个存储器区块MB的一部分重叠的位置。另外，在图示的例子中，图案区域PR4是与在X方向上排列的4条位线BL对应地设置。从Z方向观察时，图案区域PR4设置在与包含对应的4条位线BL在内的多条位线BL的一部分重叠的位置。

图案区域PR3具备图案小区域rp及在X方向上排列的多个图案小区域pr3。另外，图案区域PR4具备在X方向上排列的多个图案小区域pr4。

在多个图案小区域pr3中，分别设置着表示“0”～“9”的图案。在图示的例子中，各图案小区域pr3中设置着表示各数字的7段图案。在图示的例子中，通过4个图案小区域pr3来表达4位数的10进制数，由此形成表达存储器区块MB的地址的图案。此外，Y方向的位置不同的图案区域PR3中所表达的存储器区块MB的地址全部不同。因此，Y方向的位置不同的图案区域PR3所包含的图案全部不同。

在多个图案小区域pr4中也为与多个图案小区域pr3同样的形态，设置着表示“0”～“9”的图案。此外，X方向的位置不同的图案区域PR4中所表达的位线BL的地址全部不同。因此，X方向的位置不同的图案区域PR4所包含的图案全部不同。

此外，在图6中，例示了利用7段阿拉伯数字的图案特定出存储器区块MB的图案区域PR3、及特定出位线BL的图案区域PR4。然而，图案小区域内的图案能够适当变更。例如，也能像图7所示那样利用通过罗马数字特定出存储器区块MB的图案区域PR5，也能像图8所示那样利用通过字母特定出存储器区块MB的图案区域PR6，还能通过其它图案特定出存储器区块MB或位线BL。

[第4实施方式]

图9是表示第4实施方式的半导体芯片的局部构成的俯视图。

本实施方式的半导体芯片基本上与第1实施方式的半导体芯片同样地构成，但在配线层M2中，不包含配线m21，而是包含配线m24。

图9中示出了设置在配线m24的4个区域AR、BR、CR、DR。区域AR及区域BR在Y方向上排列。区域CR及区域DR在Y方向上排列。区域AR及区域CR在X方向上排列。区域BR及区域DR在X方向上排列。另外，配线m24的区域AR、BR、CR、DR分别具备：多个配线部m24a，在X方向上排列，且在Y方向上延伸；及多个配线部m24b，在Y方向上排列，且在X方向上延伸。这些多个配线部m24a、m24b相互交叉，构成大致网状的形状。在区域AR、DR中，配线部m24a间的X方向上的间隔比配线部m24b间的Y方向上的间隔大。也就是说，设置在区域AR、DR的开口op在X方向上的宽度比贯通孔op在Y方向上的宽度大。另一方面，在区域BR、CR中，配线部m24a间的X方向上的间隔比配线部m24b间的Y方向上的间隔小。也就是说，设置在区域BR、CR的开口op在X方向上的宽度比贯通孔op在Y方向上的宽度小。

另外，配线m24的区域BR、CR包含与一个或多个存储器区块MB对应地设置的多个图案区域PR7。在图示的例子中，从Z方向观察时，图案区域PR7设置在与对应的多个存储器区块MB的至少一部分重叠的位置。另外，配线m24的区域AR、DR包含与多条位线BL对应地设置的多个图案区域PR8。在图示的例子中，从Z方向观察时，图案区域PR8设置在与对应的多条位线BL的至少一部分重叠的位置。

图案区域PR7具备在X方向上排列的多个图案小区域pr7。另外，图案区域PR8具备在Y方向上排列的多个图案小区域pr8。

在多个图案小区域pr7中，分别设置着表示“0”的图案或表示“1”的图案。在图示的例子中，设置着贯通孔op的区域为表示“0”的图案，未设置贯通孔op的区域为表示“1”的图案。在图示的例子中，通过多个图案小区域pr7来表达多位数的2进制数，由此形成表达存储器区块MB的地址的图案。此外，Y方向的位置不同的图案区域PR7中所表达的存储器区块MB的地址全部不同。因此，Y方向的位置不同的图案区域PR7所包含的图案全部不同。在多个图案小区域pr8中，也为与多个图案小区域pr7同样的形态，设置着表示“0”或“1”的图案。此外，X方向的位置不同的图案区域PR8中所表达的位线BL的地址全部不同。因此，X方向的位置不同的图案区域PR8所包含的图案全部不同。

根据这种构成，能够减小配线m24中的X方向及Y方向的应力差。

此外，构成配线m24的配线部m24a、m24b等的宽度或间隔等能够适当变更。

[第5实施方式]

图10是第5实施方式的半导体芯片的示意性俯视图。本实施方式的半导体芯片基本上与第1实施方式的半导体芯片同样地构成，但在本实施方式的半导体芯片中，存储单元阵列MCA设置在衬底S的上方，且在与感测放大器模块SAM重叠的区域设置着位线连接区域BLT。另外，在存储单元阵列MCA的区域内，具备在X方向上设置且在Y方向上延伸的多个配线连接区域E。

图11是图10的局部放大图。在图11中，图示出存储单元阵列MCA的一部分及位线连接区域BLT的一部分的构成。如图所示，位线BL从存储单元阵列MCA到位线连接区域BLT沿Y方向延伸。在存储单元阵列MCA中，位线BL经由接点Vy及接点Ch而连接于半导体层120。在位线连接区域BLT中，位线BL经由接点Vy、接点Ch及接点103而连接于感测放大器模块SAM(图10)。另外，在存储单元阵列MCA及位线连接区域BLT之间的区域R1中，在位线BL连接着多个接点Vy。

图12是将图11所示的构造沿着D-D'线切断并沿箭头的方向观察时的示意性剖视图。如图12所示，在存储单元阵列MCA及位线连接区域BLT之间的区域R1中，在位线BL连接着接点Vy。然而，在区域R1中，位线BL未连接于其它配线。此外，在图12中，图示出连接于多个半导体层120的下端的配线140。配线140设置在比衬底S的上表面更靠上方。

图13是图11的局部的放大俯视图，图示出存储单元阵列MCA与位线连接区域BLT之间的区域R1中的位线BL及接点Vy。

在本实施方式中，包含接点Vy的配线层包含与各位线BL对应地设置的多个图案区域PR9。在图示的例子中，图案区域PR9是与全部位线BL对应地设置。然而，图案区域PR9例如也可以每隔1条位线BL地设置，也可以每5条位线BL地设置，还可以只设置在多条位线BL中的一部分位线BL。

图案区域PR9具备沿着位线BL在Y方向上排列的多个图案小区域pr9。在多个图案小区域pr9中，分别设置着表示“0”的图案或表示“1”的图案。在图示的例子中，未设置接点Vy的区域为表示“0”的图案，设置着接点Vy的区域为表示“1”的图案。在图示的例子中，通过15个图案小区域pr9来表达15位数的2进制数，由此形成表达位线BL的地址的图案。此外，X方向的位置不同的图案区域PR7中所表达的位线BL的地址全部不同。因此，X方向的位置不同的图案区域PR9所包含的图案全部不同。

在这种构成中，包含接点Vy的配线层位于比上文所述的配线层M0、M1及M2更靠下方，接近存储单元阵列MCA。因此，即使在解析等时配线层M0、M1及M2已被去除的状态下，也能容易地特定出位线BL。

另外，接点Vy的X方向的宽度能够设为与位线BL的X方向的宽度相同程度。因此，易于利用接点Vy形成与位线BL对应的图案。这种构成能够通过变更接点Vy的图案而容易地实现。

此外，本实施方式的半导体芯片可具备第1实施方式～第3实施方式的配线m21、配线m22、配线m23等，也可以不具备。

另外，在本实施方式中，在存储单元阵列MCA及位线连接区域BLT之间的区域R1中，设置着在X方向上排列的多个图案区域PR9。然而，也可以在除这种区域R1以外的区域设置多个图案区域PR9。

[其它实施方式]

以上，对第1实施方式～第5实施方式进行了说明。然而，以上说明只不过是例示，具体的构成等能够适当变更。

例如，在以上的实施方式中，对只利用图案区域PR1～图案区域PR9便能够从设置在半导体芯片的全部存储器区块MB中特定出一个存储器区块或者能够从全部位线BL中特定出一条位线BL的形态进行了说明。然而，也能采用如下构成：并非只利用图案区域PR1～图案区域PR9进行存储器区块MB或位线BL的特定，而是也利用其它信息来进行存储器区块MB或位线BL的特定。

例如，如图1所例示那样，在半导体芯片包含2个以上的存储单元阵列MCA的情况下，存储器区块MB或位线BL所从属的存储单元阵列MCA的特定有时相对容易。在这种情况下，也能从图案区域PR1～图案区域PR9中省略特定出存储单元阵列MCA的信息。

另外，例如像图10所例示那样，在存储单元阵列MCA设置着多个配线连接区域E的情况下，存储单元阵列MCA被在Y方向上延伸的多个配线连接区域E划分成多个区域，在这些划分成的区域中分别设置多条位线BL。在这种情况下，位线BL所从属的区间的特定有时相对容易。在这种情况下，也能从图案区域PR2、PR4、PR8、PR9中省略特定出区间的信息。

另外，在第1实施方式～第4实施方式中，存储单元阵列MCA设置在衬底S的表面，在第5实施方式中存储单元阵列MCA与衬底S分离。然而，第1实施方式～第4实施方式的存储单元阵列MCA也可以与衬底S分离，第5实施方式的存储单元阵列MCA也可以设置在衬底S的表面。

[其它]

已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号说明]

S 衬底

MCA 存储单元阵列

MB 存储器区块

BL 位线

PR1～PR9 图案区域