具体实施方式

在各种示例性实施例中，提供了用于NAND闪速存储器架构的设计和操作的方法和装置，该NAND闪速存储器架构可以与二维(2D)或三维(3D)NAND阵列一起使用。这些实施例也可以应用于单层单元(SLC)、多层单元(MLC)、三层单元(TLC)、四层单元(QLC)或每单元任意数量位技术。

本领域普通技术人员将认识到，以下详细描述仅是说明性的，而不旨在以任何方式进行限制。受益于本公开的这些技术人员将容易地想到本发明的其它实施例。现在将详细参考如附图中例示的本发明的示例性实施例的实现方式。在整个附图和下面的详细描述中，相同的附图标记将用于表示相同或相似的部分。

图1A示出了根据本发明实施例的NAND闪速存储器架构100的示例性框图。架构100包括可使用多个字线(WL[0-m])和位线(BL[0-k])访问的2D或3D NAND闪速存储器阵列101。架构100包括行解码器102和页缓冲器103。页缓冲器103包含多个页缓冲器，例如图2A和图3A所示的页缓冲器200。页缓冲器103执行用于编程操作的编程缓冲器和用于读取操作的读出放大器两者的功能。在常规的NAND闪速存储器中，各个页缓冲器连接到被称为全位线(All Bit Line，ABL)结构的一位线或被称为半位线(Half Bit Line，HBL)结构的两位线。在任一情况下，可一起被编程和读取的位线的数量等于页缓冲器的数量。这被称为“页编程”或“页读取”。增加页缓冲器的数量可以增加数据读/写吞吐量，以增强存储性能。然而，页缓冲器的电路尺寸相当大。它通常占据管芯尺寸的大约20％。因此，页缓冲器的典型数量被限制在16Kb到64KB的范围内，这限制了NAND闪速存储器的读/写性能。

在示例性实施例中，架构100包括位线选择栅极块106。位线选择栅极块106包含多个位线选择栅极，例如图2A和图2B所示的选择栅极210。位线选择栅极允许页缓冲器耦合到多个位线。通过使用所公开的新颖架构，可一起编程并读取多个位线。这被称为“多页编程”和“多页读取”。这可以在不增加页缓冲器的数量的情况下显著地增加数据读/写吞吐量。

在实施例中，提供数据寄存器104a-d，并且也可以称其为数据高速缓存。尽管示出了四个数据寄存器，但是可以存在任意期望数量的数据寄存器。数据寄存器允许阵列101的操作与数据输入/输出(I/O)之间的并行性。在操作期间，当阵列101使用页缓冲器103执行读取或写入操作时，可将新数据加载到数据寄存器104a-d中或从数据寄存器输出。这可以增强存储器的性能。在实施例中，架构100包括连接到外部数据总线DQ[0-n]的输入/输出(I/O)缓冲器106。

图1B示出了根据本发明实施例构造的NAND闪速存储器架构107的另一实施例。在本实施例中，阵列被分成多个子阵列101a至101p。各个子阵列具有各自的行解码器102a至102p、位线选择栅极106a至106p、和页缓冲器103a至103p。在实施例中，各个子阵列具有与图1A所示的阵列101相同数量的位线，例如，子阵列101a的BLa[0-k]和子阵列101p的BLp[0-k]。在实施例中，页缓冲器的总数与图1A所示的实施例相同，以保持管芯尺寸相同。假定子阵列的数量是P，则各个子阵列101a至101p的页缓冲器103a至103p的数量将减少到1/P。结果，连接到各个页缓冲器的位线的数量增加P倍。

图1C示出了常规3D NAND闪速存储单元阵列101和页缓冲器103的详细实施例。阵列可以包含位线BL[0-K]。各个位线连接到页缓冲器200a到200k中的一个。

图1D示出了3D NAND存储器阵列的常规结构的配置。3D存储单元阵列101位于页缓冲器电路103的顶部，以节省硅面积。

图1E示出了根据本发明的阵列结构的实施例。位线BL[0-k]通过位线选择栅极106连接到页缓冲器103。因此，与常规架构相比，可以减少页缓冲器103的数量。例如，两个位线连接到各个页缓冲器，这减少了所使用的页缓冲器的数量。

图1F示出了根据本发明的3D阵列结构的实施例。3D单元阵列被分成位于页缓冲器103a到103d顶部的子阵列101a至101d。通过位线选择栅极106a至106d访问子阵列101a至101d。各个子阵列连接到一个页缓冲器。

图2A示出了根据本发明实施例的页缓冲器和位线选择栅极配置的实施例。位线201a至201n是阵列或子阵列中的多个位线BL[0]至BL[n]。位线可包含多个NAND闪速存储单元串，例如串211a到211n。可以使用2D或3D阵列架构来形成串。位线通过包括单独的选择栅极202a至202n的位线选择栅极210连接到页缓冲器200。各个位线选择栅极202a到202n可通过选择栅极信号BSG[0]到BSG[n]来选择。连接到一个页缓冲器的位线的数量可以是任意数量，例如2、4、8、16等。对于可以连接到一个页缓冲器的位线的数量没有限制。

页缓冲器200用作编程缓冲器和读出放大器两者。页缓冲器200包含多个锁存器207a至207n，以存储编程数据。读出放大器208操作为从单元读取数据。在编程模式中，锁存器207a至207n将编程数据施加到位线。在编程验证模式中，读出放大器208从单元读取数据，并且更新存储在锁存器207a至207n中的编程数据。在读取模式中，读出放大器208从单元读取数据并将其存储在锁存器207a至207b中，然后可以将数据传送到输出缓冲器。

在编程期间的常规系统中，一个页缓冲器一次可仅将一个数据值提供到一个位线。在读取和编程验证期间，一个页缓冲器一次仅可从一个位线读取数据。因此，编程、验证和读取中的总位线等于页缓冲器的数量。例如，在一个常规系统中，各个位线连接到一个页缓冲器。这被称为全位线(ABL)架构。在另一常规设计中，与一个页缓冲器共享两个位线。这种架构被称为半位线(HBL)架构。这种架构减少了一半数量的页缓冲器。然而，在读取和写入模式期间，仅一半位线可以连接到页缓冲器，因此数据吞吐量减少1/2。

在各种示例性实施例中，公开了一种新颖的架构，以利用一个页缓冲器同时读取和写入多个位线，因此可以显著地增加数据吞吐量。例如，在图2A中，假定选择字线WL[m]，那么可由一个页缓冲器200同时读取和编程单元204a至204n。因此，可以减少页缓冲器的数量，并且可以增加读取和写入数据吞吐量。下面提供对新颖的NAND闪速存储器架构的设计和操作的更详细描述。

还应注意，单元204a至204n可属于不同页。页可以通过位线选择栅极信号BSG[0]至BSG[n]来选择。因此，该架构可以提供多个位线读取和写入操作、或者多页读取和写入操作。

在传统的页缓冲器设计中，页缓冲器中的锁存器的数量由存储在一个单元中的位的数量确定。例如，对于SLC设计，页缓冲器可以仅具有一个锁存器，以存储1位数据。对于MLC设计，页缓冲器可具有两个锁存器，以存储2位数据。对于TLC，页缓冲器可以具有3个锁存器，以存储3位数据。对于QLC，页缓冲器可以具有4个锁存器，以存储4位数据。然而，根据本发明的实施例，可添加额外的锁存器，以进一步增强多页读取和写入操作的优点。

图2B示出了根据本发明实施例的页缓冲器配置的另一实施例。如图2B例示，阵列可具有多层位线选择栅极，例如202a至202n和205a至205k。在这种情况下，选择栅极202a至202n是连接到控制信号BSGA[0]至BSGA[n]的第一层位线选择栅极。选择栅极205a到205k是连接到控制信号BSGB[0]到BSGB[k]的第二层位线选择栅极。与图2A所示的实施例相比，该实施例减少了控制信号的数量。例如，假定16个位线共享一个页缓冲器，则图2A中的实施例使用16个控制信号，而图2B中的实施例使用8个控制信号(例如，4个用于第一层且4个用于第二层)。在各种实施例中，不存在对位线选择栅极的层数的限制。例如，阵列可具有2、3、4等层位线选择栅极。在实施例中，位线选择栅极可使用任意合适的器件来实现。它们不仅限于NMOS器件。

图2C至图2E示出了例示根据本发明的位线选择栅极的实施例。

图2C示出了这样的电路，其例示了可如何通过原生器件或耗尽模式器件来实现位线选择栅极202a到202n，以增加位线预上电电压和电流。

图2D示出了这样的电路，其例示了可如何通过PMOS器件来实现位线选择栅极202a到202n。

图2E示出了这样的电路，其例示了可如何通过PMOS-NMOS对来实现位线选择栅极202a到202n。而且，位线选择栅极可由高压(High Voltage，HV)器件或低压(Low Voltage，LV)器件来实现。这些修改和变化在实施例的范围内。

图3A示出了页缓冲器电路200的实施例。页缓冲器200电路被配置成编程缓冲器和读出放大器(sense amplifier)。编程缓冲器包括三个锁存器207a至207c。还示出了锁存器旁通栅极220a至220d。在编程模式期间，首先将3位数据D2、D1和D0加载到三个锁存器207a至207c中。信号P0至P3根据编程的Vt电平选择并接通旁通栅极220a至220d中的一个，以将锁存器207a至207c的数据旁通到所选位线，以编程所选单元。还示出了读出放大器208。

在读取模式期间，可由读出放大器208从单元读取数据，然后将其锁存于三个锁存器207a到207c中。读出放大器的读出节点302由(SA)表示。读出放大器208包括预上电器件303和放电器件304。下面参考图6A至图6C描述读出放大器208的操作的详细操作。

图3B示出了页缓冲器电路200的另一实施例。图3B所示的页缓冲器200用于电流读出，而图3A所示的实施例用于电压读出。在该实施例中，将例如比较器305的增益级添加到读出放大器208，以放大读出节点302的电压。在另一实施例中，比较器305由反相器代替。而且，可以添加偏压器件306，以变成级联的级。偏压器件306将位线的预上电电压限制在(BIAS-Vt)而非VDD，因此减少了预上电时间。

图4A至图4D示出了根据本发明的页缓冲器和位线选择栅极的操作。

图4A示出了使用TLC页缓冲器200的示例性实施例。TLC页缓冲器200包括三个数据锁存器207a至207c和读出放大器208。对于使用MLC和QLC的实施例，页缓冲器可分别包含两个和四个数据锁存器。页缓冲器200通过位线选择栅极202a至202c连接到多个位线201a至201c。位线电容206a至206c分别表示位线201a至201c的位线电容。

图4B例示了基本的TLC编程操作。TLC编程操作将三个数据位编程到一个所选单元中。TLC编程可包含多个编程步骤，以将单元从已擦除Vt编程为八个Vt电平，以表示三个数据位。假定选择了单元204a。在各个编程步骤中，可根据编程哪一Vt电平来选择数据锁存器207a到207c中的一个，以将数据加载到所选位线201a，以编程单元204a。例如，当编程D0位时，将存储在锁存器0 207a中的数据加载到所选位线201a，以编程所选单元204a。当编程D1位时，可以将存储在锁存器1 207b中的数据加载到所选位线201a，以编程所选单元204a。当编程D2位时，可以将存储在锁存器2 207c中的数据加载到所选位线201a，以编程所选单元204a。在该操作中，被编程的单元的数量等于页缓冲器的数量。因此，其被称为“单页编程”。

图4C示出了根据本发明的多页编程操作。在实施例中，将存储在锁存器207a至207c中的数据同时编程到多个位线201a至201c上的多个单元204a至204c。如果页缓冲器具有N个数据锁存器，则其可以同时对N个单元进行编程。这显著地增加了N倍的编程数据吞吐量。

为了加载多页数据，可以顺序地接通位线选择栅极202a至202c，以将数据从锁存器207a至207c分别加载到位线201a至201c，如箭头线所示。在将数据加载到位线201a到201c之后，断开位线选择栅极202a到202c，然后数据由位线电容206a到206c保持。之后，将编程条件施加至所选择的字线WL[m]，以根据存储在位线电容206a至206c中的数据来编程所选择的单元204a至204c。通过使用这些操作，可以同时对多个位线的数据进行编程。

在示例性实施例中，页缓冲器执行两种编程功能模式。一种是TLC编程，另一种是SLC编程。当页缓冲器执行TLC编程时，使用数据锁存器207a至207c来存储一个单元的三位数据D0、D1和D2，并且将这三个数据位编程到单个单元中。在SLC编程中，可以使用三个数据锁存器来存储三个单位数据，然后将该数据编程到三个单元中。这被称为“多页编程”。

通过使用上述多页SLC编程，可以显著地增加数据吞吐量。因此，该模式可以用于将数据高速编程到单元中。稍后在空闲时间中，可从SLC单元读出数据并使用TLC模式将其重新编程到其它单元，然后可擦除SLC单元，以增加存储器的存储容量。

所公开的多页编程操作不仅可应用于SLC，而且可应用于多层单元，例如MLC、TLC和QLC等。例如，参考图4C，假定使用TLC模式将三个页的数据编程到所选的单元204a到204c中。各个单元可存储八个Vt电平中的一个，以表示三个数据位D0、D1及D2。在第一步骤中，将第一页的数据加载到数据锁存器207a至207c中。然后，使用先前描述的操作将数据顺序地加载到位线201a至201c，然后将编程条件施加到单元204a至204c，以根据位线数据对各个单元进行编程。单元将被编程到对应于D0位的Vt电平。可执行编程验证操作，以检查单元的Vt。编程验证操作将在稍后参考图6A至图6C描述。在成功编程数据之后，可以清除锁存器207a到207c中的数据。

在第二步骤中，将第二页的数据加载到三个锁存器207a到207c中，然后顺序地加载到位线201a到201c，以将单元204a到204c编程到对应于D1位的Vt电平。在成功编程第二页的数据之后，可以清除锁存器207a至207c中的数据。在第三步骤中，将第三页的数据加载到锁存器207a到207c，然后将其施加到位线201a到201c，以将单元204a到204c编程到对应于D2位的Vt电平。通过重复序列，可将单元编程到任何数量的多层单元，例如MLC、TLC、QLC等。

图4D示出了根据本发明的另一示例性编程实施例。假定芯片具有多个数据寄存器212a到212c。各个数据寄存器包含多位锁存器，例如Reg 0至Reg 2。在SLC编程模式期间，将第一数据寄存器212a的数据加载到锁存器207a至207c，然后将其分别加载到位线201a至201c，以对单元204a至204c进行编程。在成功编程数据之后，可以将下一寄存器212b的数据加载到锁存器207a到207c，然后将其分别加载到位线201a到201c，以编程另一页，例如单元214a到214b。这样，可以同时编程多个页的数据，以增加编程数据吞吐量。

对于TLC编程模式，可以将存储在第一数据寄存器212a中的数据传送到锁存器207a至207c，然后将其编程到对应于所选单元204a至204c的D0位的Vt电平。然后，可将存储在第二数据寄存器212b中的数据传送到锁存器207a到207c，然后将其编程到对应于所选单元204a到204c的D1位的Vt电平。可重复该操作，以将第三数据寄存器212c的数据编程到所选单元204a至204c的D2位。

在实施例中，数据寄存器212a至212c中的数据可以以任意适当的顺序编程到单元。例如，在另一实施例中，在第一步骤中，可将存储在数据寄存器212a至212c的Reg 0中的数据顺序传送到数据锁存器207a，然后将其加载到位线201a至201c，然后编程到用于单元204a至204c的D0位的Vt电平。在第二步骤中，可将存储在数据寄存器212a至212c的Reg 1中的数据顺序传送到数据锁存器207b，然后将其加载到位线201a至201c，然后编程到用于单元204a至204c中的D1位的Vt电平。在第三步骤中，可将存储在数据寄存器212a至212c的Reg2中的数据顺序传送到数据锁存器207c，然后将其加载到位线201a至201c，然后编程到用于单元204a至204c中的D2位的Vt电平。

图5A示出了用于如图4C所示的电路的多页编程的示例性波形。现在参考图4C和图5A两者，在时间T1，BSG[0]到BSG[2]可变高，以接通位线选择栅极202a到202c。假定页缓冲器的输出数据被称为PB。页缓冲器(Page Buffer，PB)可以将VDD施加到所有位线BL[0]到BL[2]。所选单元串的漏极选择栅极(Drain Select Gate，DSG)被供以VDD。源极选择栅极(Source Select Gate，SSG)被供以0V。因此，可将串STRG[0]到STRG[2]的沟道区充电到漏极选择栅极的VDD-Vt。

在时间T2，分别向所选字线WL[m]和其它未所选字线施加例如20V的编程电压和例如10V的禁止电压。字线的电压可将所有串STRG[0]至STRG[2]的沟道区耦合至约8V的电压。该电压可抑制单元的编程。由于位线被供以VDD，所以漏极选择栅极被反向偏压。因此，漏极选择栅极将被断开，以防止沟道电压泄漏到位线。

在时间T3，断开位线选择栅极BSG[0]到BSG[2]。例如图4C所示的206a至206c的位线电容将位线的电压保持在VDD。

在时间T4，接通第一位线选择栅极BSG[0]，并且页缓冲器(PB)将第一数据施加到第一位线BL[0]。如果数据是“1”(VDD)，则串STRG[0]的沟道将保持在例如8V的禁止电压。如果数据为“0”(0V)，则将接通漏极选择栅极并将串STRG[0]放电到0V。这将导致第一所选单元204a被编程。在T5时间断开第一位线选择栅极BSG[0]之后，由于位线电容206a，位线BL[0]和串STRG[0]可保持在0V。

可重复这些步骤，以顺序接通位线选择栅极BSG[1]到BSG[2]，以将数据从页缓冲器(PB)加载到位线BL[1]和BL[2]及其串STRG[1]和STRG[2]。

在加载所有数据之后，在时间T6，计时器可开始在从10us到30us的时间间隔内对编程脉冲Tpgm进行计数。然后，结束编程脉冲。通过使用以上过程，可向多个位线加载不同数据并同时对其进行编程。

应当注意，图5A的波形是用于说明而不是按比例绘制的。实际上，总编程时间由Tpgm支配。数据加载时间可以忽略。因此，多页编程可以显著地减少总编程时间并且增加编程数据吞吐量。

图5B示出了根据本发明的用于多页编程的波形的另一实施例。这些波形类似于图5A所示的波形，除了可以在时间T1将位线预上电到VDD之后断开位线选择栅极BSG[0]到BSG[2](如506例示)。因此，位线的电压由位线电容保持。

图5C示出了根据本发明的用于多页编程的波形的另一实施例。这些波形类似于图5A，除了可在T6时间将数据加载到多个位线(如508例示)之后断开所选串的漏极选择栅极(DSG)。这样，如果浮动位线具有泄漏，则位线电压需要从VDD下降到低于漏极选择栅极的Vt，以接通漏极选择栅极。因此，该方法为串的禁止电压提供了更高的故障裕度。

图5D示出了用于多页编程的波形的另一实施例，其中，图5C所示的操作被应用于图5B所示的波形，以产生图5D所示的波形。在实施例中，在T1时间预上电(如510例示)串之后，断开所选串的漏极选择栅极(DSG)。DSG可在T3时间接通(如512例示)，以将多个页的数据加载到串中，然后在T6时间断开(如514例示)，以增加浮动位线的泄漏裕度。

图5E示出了根据本发明的用于多页编程的波形的另一实施例。在时间T1，接通所选漏极选择栅极(DSG)，并且断开源极选择栅极(SSG)。从T1至T2时间，页缓冲器(PB)供应多页数据：数据0、数据1和数据2。顺序接通位线选择栅极BSG[0]至BSG[2]，以将数据加载到BL[0]至BL[2]和STRG[0]至STRG[2]。在时间T3，分别向所选字线和未选字线供应编程电压20V和禁止电压10V。字线的电压将数据值为“1”的STRG[0]至STRG[2]的沟道区耦合至约8V的电压，以禁止单元的编程。对于存储数据值“0”(0V)的串，漏极选择栅极接通，因此其将导致串的电容与位线电容之间的电荷共享。由于位线电容远高于串的电容，结果，串的电压非常接近于0V。这将导致所选单元被编程。

在实施例中，图2A所示的电路允许通过使用页缓冲器200同时对多页单元进行编程验证和读取。

图6A至图6C示出了根据本发明实施例的多页读取操作。在实施例中，多页读取操作包括三个步骤。三个步骤是对位线预上电、对位线放电和读出。

图6A示出了执行预上电位线步骤的示例性电路。在操作期间，接通所有位线选择栅极202a到202c，并且接通例如图3A所示的读出放大器208中的器件303的预上电器件，以将位线电容206a到206c预上电到例如VDD的预上电电压，如虚线所示。

图6B示出了执行放电位线步骤的示例性电路。在操作期间，断开位线选择栅极201a到202c。将读取偏压条件施加到所选单元204a到204c。向例如WL[m]的所选字线供应读取电压，以根据单元的Vt接通或断开单元204a到204c。接通单元将同时对位线放电。假定单元204a和204b分别是接通单元和断开单元。接通单元204a将位线电容206a放电到0V。断开单元204b将不使位线放电，因此位线电容206b将保持在预上电电压。由于接通单元电流非常低(例如，仅约1uA)，且位线电容由于其连接到许多串而为高，因此该位线放电步骤可能花费约25us到35us。因此，读取时间由位线放电时间支配。因此，通过使用根据本发明的多个位线放电，总读取时间减少且读取数据吞吐量显著增加。

图6C示出了执行读出步骤的示例性电路。在该步骤中，顺序接通位线选择栅极202a至202c，以允许由位线电容206a至206c存储的数据被页缓冲器的读出放大器208读出，如虚线所示。当位线选择栅极接通时，其将导致位线电容与页缓冲器电路的读出节点302之间的电荷共享，如图3A所示。因为读出节点302的电容远低于位线电容，所以读出节点302将在非常短的时间内被上拉或下拉。因此，可以在非常短的时间内读取各个位线的数据。

在数据被存储在数据锁存器207a至207c中之后，数据可以被传送到数据寄存器，然后数据寄存器可以开始输出数据。同时，页缓冲器可以开始从单元读取下一页的数据。如果芯片没有数据寄存器，则数据可以直接从页缓冲器的数据锁存器输出，然后页缓冲器可以开始从单元读取下一页的数据。

在实施例中，图6A至图6C所示的操作也可用于多页编程验证。编程验证操作与读取操作非常类似。唯一的差别是字线电压和数据锁存器的操作。在读取模式中，将从单元读取的数据直接存储在数据锁存器中。在编程验证模式中，将从单元读取的数据用于更新数据锁存器中的数据。

参考图6B，对于编程验证条件，可向所选字线供应编程验证电压而不是读取电压，以便检查单元的Vt。在图6C中，在读出放大器208读取单元的数据之后，数据将用于更新存储在锁存器207a至207c中的数据，以用于下一编程脉冲。更新锁存器的逻辑操作是公知的，因此在此不进行描述。

图6D示出了根据本发明的电路的另一示例性实施例。在该实施例中，芯片包含多个数据寄存器212a至212n。还示出了NAND闪速存储单元串211a到211f和位线选择栅极202a到202f。在操作期间，可将第一数据寄存器212a的数据加载到位线201a到201c，以对第一组串215a进行编程，且可将第二数据寄存器212n的数据加载到位线201d到201f，以对第二组串215b进行编程。

图7A示出了根据本发明的读取操作波形的实施例。在时间T1，向所选字线供应读取电压Vread，并且向未选字线供应旁通电压Vpass。接通漏极选择栅极(DSG)和源极选择栅极(SSG)。源极线(Source Line，SL)被供以0V。这些条件将接通单元接通并将断开单元断开。

在时间T2，接通位线选择栅极BSG[0]到BSG[2]，并且如图3A中的页缓冲器电路所示，激活预上电信号PREB，以将BL[0]到BL[2]预上电到(位线选择栅极的)VDD-Vt或预定电压。

在时间T3，断开位线选择栅极BSG[0]到BSG[2]。位线BL[0]到BL[2]将变为浮动，且所选单元将开始对位线放电。对于接通单元，该单元将传导电流，以将单元串和位线放电到0V。对于断开单元，位线将由于单元被断开而保持在预上电电压。

因为接通单元电流非常低，可能仅为1uA到5uA，且位线电容大，所以可能花费长时间来对位线放电。对位线放电的时间在约25us到35us的范围内。结果，示出为Tdis的位线放电时间可支配整个读取时间。然而，根据本发明，所有BL[0]到BL[2]同时放电，因此显著减少总读取时间。

在预定放电时间Tdis之后，在时间T4，可接通第一位线选择栅极BSG[0]。这使得电荷共享发生在读出节点(SA)与BL[0]之间。因为BL[0]具有比读出放大器的读出节点(SA)高得多的电容，所以读出节点(SA)可在非常短的时间内充电到几乎VDD或放电到几乎0V。然后，可以激活第一锁存信号LAT[0]，以将数据锁存到页缓冲器的数据锁存器。在锁存数据之后，可以断开BSG[0]，以将BL[0]与读出节点(SA)隔离。

在时间T5，激活预上电信号PREB，以将读出节点(SA)预上电至VDD。然后，接通第二位线选择栅极BSG[1]，以读取第二位线BL[1]的数据。重复从T4至T5的步骤，以从下一位线读取数据，直到读取了所有位线为止。

如果芯片没有数据寄存器，则在数据被锁存到页缓冲器之后，可以直接从页缓冲器输出数据，然后可以重复从T4到T5的步骤，以从下一位线读取数据。如果芯片具有如图1A中的104a到104d所示的数据寄存器，则数据可以从页缓冲器传送到数据寄存器。因此，数据寄存器可将数据输出到I/O缓冲器，同时页缓冲器读取下一位线的数据。

在该实施例中，可以通过仅使用一个页缓冲器电路来读取多个位线。由于位线BL[0]到BL[2]同时放电，所以总读取时间和读取数据吞吐量类似于使用全位线(ABL)架构的传统技术。

图7A所示的波形是用于读取一个Vt电平。对于例如MLC、TLC和QLC的多层单元，波形可以不同的所选字线电压重复多次，以读取所选单元的多个位。

图7A所示的波形示出了实施例的基本概念。可以根据许多设计考虑或要求来修改波形。例如，在另一实施例中，可以在T3之后而不是在T1施加字线电压。这些修改和变化将保持在实施例的范围内。

图7B示出了根据本发明的读取操作波形的另一实施例。该实施例类似于图7A所示的实施例，除了在时间T1，源极线(SL)被供以正电压，例如VDD。

在时间T2，激活如图3A中的页缓冲器电路所示的放电信号(Discharge Signal，DIS)，以将读出节点(SA)和位线BL[0]到BL[2]放电到0V。

在时间T3，断开位线选择栅极BSG[0]到BSG[2]，因此位线BL[0]至BL[n]变为浮动的。接通单元可以开始对位线充电。位线可被充电到(接通单元的)Vread-Vt。

在时间T4，激活预上电信号PREB，以将读出节点(SA)预上电至VDD。然后，接通位线选择栅极BSG[0]。BSG[0]的电压可不高于(位线选择栅极的)位线电压+Vt。因此，对于接通单元，位线选择栅极将被断开。读出节点(SA)将保持在VDD。对于断开单元，因为BL保持在0V，所以位线选择栅极将被接通。由于位线与读出节点之间的电荷共享，读出节点(SA)将放电至几乎0V。然后，激活锁存信号LAT，以将读出节点的数据锁存在页缓冲器中。然后，可以重复从时间T4到T5的步骤，以从下一位线读取数据。

图7C示出了根据本发明的读取操作波形的另一实施例。该实施例使用电流读出操作。例如，图3B所示的页缓冲器电路可以用于执行电流读出。图7C所示的操作类似于图7A所示的操作，除了在时间T1，激活预上电信号PREB，以预上电读出节点(SA)和位线BL[0]至BL[2]。向图3B所示的偏压器件306施加偏压，以将位线预上电电压限制在(偏压器件的)Vbias-Vt。时间T3与T4之间的位线放电时间短得多，因为电流读出不需要位线电压放电到接近0V。只需将位线电压放电至Vbias-Vt以下，即可接通偏压器件。在时间T4，向预上电信号PREB供应参考电压Vref，以限制图3B所示的预上电器件303的上拉电流。上拉电流低于接通单元的电流。因此，对于接通单元，读出节点(SA)可被放电到与接通单元的电压相同的位线电压。对于断开单元，读出节点(SA)保持在VDD。结果，比较器305的增益级将SA电压放大到全VDD和0V。然后，执行如图7A所述的操作。

图7D示出了利用电流读出的根据本发明的读取操作波形的另一实施例。该实施例与图7C所示的实施例类似，除了图3B所示的偏压器件306被去除。因此，由位线选择栅极202a至202n执行偏压器件的功能。在预上电及读出期间，位线选择栅极BSG[0]到BSG[n]被供以偏压Vbias，如图7D所示。

图8A示出了编程和编程验证脉冲的实施例。如图8A所示，字线(WL)经历编程脉冲801和编程验证脉冲802。在这些时间期间，字线相应地被供以编程电压和验证电压。对于编程脉冲801，顺序地加载多个页的数据(如803所示)，然后同时编程(如804所示)。对于验证脉冲802，同时对多个页的位线放电(如805所示)，然后顺序读出位线的数据(如806所示)。

图8B示出了读取操作的实施例。如图8B所示，同时对多个页的位线放电(如807所示)，然后顺序读出位线的数据(如808所示)。

图8C示出了MLC读取或编程验证操作的实施例。如图8C所示，字线被供以多电平电压809a至809c。对于各个电平，同时对多个位线进行放电，如801a到801c所示，且顺序地进行读出，如811a到811c所示。

图9A示出了传统NAND闪速存储器阵列架构。如图9A所示，使用M个字线和N个位线访问阵列901。提供页缓冲器902，其包含与位线的数量相同数量的缓冲器。

图9B示出了根据本发明的阵列架构的实施例。如图9B所示，阵列被分成两个子阵列901a和901b。各个子阵列使用M/2个字线和N个位线来访问。各个子阵列通过2到1位线选择栅极连接到页缓冲器902a及902b中的一者。因此，页缓冲器902a和902b的数量可以各自是N/2。结果，总页缓冲器的数量是N，其与图9A所示的阵列中相同。因此，图9A至图9B所示的阵列架构的硅面积是类似的。然而，如上所述，与图9A所示的阵列相比，图9B中的阵列架构可使读取数据吞吐量加倍。此外，图9B所示的阵列架构的位线长度是图9A所示的阵列的BL长度的1/2，因此其BL电容也是一半。因此，BL放电时间可以减少到1/2。因为BL放电时间在总的读取时间中处于支配对位，所以总的读取时间可以减少大约1/2。请注意，此读取时间减少可有益于随机读取及顺序读取操作两者。而且，子阵列901a和901b可以被独立地读取和编程。这导致2平面操作。

图9C示出了使用4个子阵列901a至901d的阵列架构的另一实施例。各个子阵列使用N/4个页缓冲器，例如902a到902d。位线通过4到1BL选择栅极(例如903a到903d)连接到页缓冲器。结果，总页缓冲器数量与图9A所示的阵列相同。因此，该阵列架构的硅面积与图9A所示的阵列类似。然而，根据本发明，与图9A的阵列相比，该阵列具有4倍的读取数据吞吐量。此外，对于这种阵列架构，位线长度变为1/4，其位线电容以及位线放电时间也变为1/4。结果，读取时延也变成1/4。而且，4个子阵列901a到901d可以被独立地读取和编程，这导致4平面操作。

在各种示例性实施例中，阵列被分成任意数量的子阵列。可以获得更多的子阵列、更短的读取时延和更高的数据吞吐量。

图9D假定阵列被分成K个子阵列。读取时延变为1/K，并且数据吞吐量变为阵列的K倍，如图9A所示。例如，典型的SLC NAND闪速存储器读取时延为大约25us，并且数据吞吐量为大约640MB/s。假定阵列被分成32个子阵列，则读取时延可以被减少到25us/32＝0.8us，并且数据吞吐量可以被增加到640Mb/s×32＝20.5GB/s，而管芯尺寸保持大致相同。当使用例如8或16的低I/O引脚数时，这种高数据吞吐量可能使I/O速度饱和。因此，与具有高I/O引脚数的产品一起使用可以是最有利的，这些产品例如为混合存储立方体(Hybrid MemoryCube，HMC)和高带宽存储器(High Bandwidth Memory，HBM)等。

图10A至图10E示出了3D阵列架构的实施例。

图10A示出了具有3D阵列1001的阵列架构，其包含多个WL层和在Y方向上延伸的位线。页缓冲器电路1002位于阵列1001下方。这种配置可以减小管芯尺寸，并且还允许集成更多的页缓冲器。页缓冲器可以通过位线触点1003连接到位线。

图10B示出了包括4个子阵列1001a至1001d的3D阵列架构的实施例。页缓冲器可以被分成4个组1002a到1002d。如图所示，各个页缓冲器组可以通过位线触点1003a至1003d连接到对应的子阵列。该架构的管芯尺寸保持与图10A所示的阵列大致相同，然而，读取时延可减少1/4，并且读取数据通过量可增加4倍。

图10C示出了根据本发明的3D阵列架构的另一实施例。图10C中的阵列被分成K个子阵列1001a到1001k。页缓冲器也被分成K个组1002a到1002k。通过使用这种架构，管芯尺寸可以保持与图10A中的阵列大致相同，然而，读取时延可以减少到1/K，并且读取数据吞吐量可以增加K倍。

图10D示出了如图10C所示的3D子阵列1001a及其页缓冲器电路1002a的实施例。子阵列1001a包括多个位线1004a至1004n，并且各个位线耦合到串，比如，位线1004n耦合到串1005a至1005m。还示出了包括位线解码器的页缓冲器电路1002a。页缓冲器和位线解码器1002a位于3D子阵列1001a下方，以节省硅面积。位线1004a至1004n通过触点1003a至1003a’连接到页缓冲器和位线解码器1002a。

在常规阵列中，页缓冲器的数量必须等于执行全位线(ABL)编程和读取的位线的数量，等于执行半位线(HBL)编程和读取的位线的数量的一半。在各种示范性实施例中，页缓冲器的数量可为位线的1/K，其中，K为位线选择栅极信号的数量，例如BSG[0：K-1]。然而，所有位线仍可同时被编程和读取。通过使用这种方法，阵列可以被分成K个子阵列，如图10D所示。子阵列可以如图10C所示排列。这导致与常规阵列相同的管芯尺寸，同时数据吞吐量可以增加K倍，并且各个子阵列的位线长度可以减少1/K，这将位线放电时间减少到1/K。结果，可以实现总共K²(K×K)的读取数据吞吐量提高。

图10E示出了3D子阵列1001a及其页缓冲器电路1002a的另一实施例。如图10E所示，页缓冲器和位线解码器1002a位于3D子阵列1001a的顶部上。在一个实施例中，页缓冲器和位线解码器1002a通过使用例如绝缘体上硅(Silicon-on-Insulator，SOI)等的3D工艺形成。在另一实施例中，页缓冲器和位线解码器1002A形成在另一管芯或晶片上。管芯或晶片可以通过使用3D集成工艺，例如铜柱、微凸块、Cu-Cu键合、硅通孔(Through-Silicon Via，TSV)和其他合适的技术，来连接到3D子阵列1001a。

图11A示出了根据本发明的3D阵列的另一实施例。在该实施例中，位线用作临时数据存储。如上所述，数据可以从页缓冲器200加载到多条位线，例如201a到201c，并且由例如206a到206c的位线电容保持。

图11B示出了波形，其例示了如何将数据加载到如图11A例示的多个位线BL[0]到BL[2]中。在该实施例中，可断开漏极选择栅极(DSG)，以使串与位线隔离。

图11C示出了将数据加载到多个位线的波形的另一实施例。在该实施例中，位线上的多个或所有串的漏极选择栅极(DSG)被接通，且位线上的多个或所有串的字线被供以旁通电压(Vpass)，例如6V，以接通所有单元。源极选择栅极(SSG)被断开。通过使用这些操作，可以通过增加串的沟道电容来增加位线的电容。

图11D示出了例示从位线电容器(例如，206)读取数据的波形。假定位线BL[0]至BL[2]在其位线电容中存储数据0至数据2。通过顺序接通位线选择栅极BSG[0]到BSG[2]，可在位线电容与页缓冲器电路200的读出节点302之间发生电荷共享，如图3A所示。因为位线电容远大于读出节点302，所以读出节点302将在极短时间内变成几乎位线电压。因此，位线选择栅极BSG[0]到BSG[2]可非常快速地切换，以非常高速地读取BL[0]到BL[2]的数据。

位线电容206a至206c所保持的数据可以通过使用如图6C中所述的读出操作来读取。因此，位线电容器可以用于存储数据。参考图9D，假定阵列被分成K个子阵列。各个阵列包含N个位线。因此，整个阵列包含K×N个位线。根据本发明，可以实现使用位线电容器存储K×N位数据。

在一个实施例中，阵列将数据存储在位线电容中，该位线电容可以用作工作存储器，例如DRAM。系统可以像DRAM一样读取、写入和刷新数据。当准备将数据存储到NAND闪速存储单元以用于非易失性存储时，可将数据从位线电容器读取到页缓冲器，如图6C所示，然后将其编程到NAND闪速存储单元，如图4B至图5C所述。

在另一实施例中，位线可用作数据寄存器，以临时存储输入数据。可使用图6C的操作从位线读取数据，然后将其编程到NAND闪速存储单元的选定页。例如，参考图9C，输入数据可以被临时存储到子阵列901a到901c中的位线。接着，可从这些子阵列的位线读取数据并将其编程到子阵列901d。这种存储操作提供了大容量的“空闲”数据寄存器，而没有增加电路的面积。

图12A示出了根据本发明的3D阵列的另一实施例。该电路能够执行TLC和SLC编程模式。图12A中的阵列包括位线选择栅极202a到202c和数据锁存器207a到207c，其分别存储用于TLC编程的数据位D0、D1和D2。还示出了锁存器旁通栅极220a至220c，其也在图3A至图3B中示出。在TLC模式期间，页缓冲器将把三位数据D0到D2编程到单个单元。在SLC模式期间，页缓冲器将把三位数据D0到D2编程到位于三个位线中的三个不同单元。在TLC编程期间，SLC信号断开旁通栅极221a至221c。位选择栅极信号BSG[0]到BSG[2]选择性地接通位线选择栅极202a到202c中的一个。信号P0至P2根据编程的Vt电平选择性地接通旁通栅极220a至220d中的一个，以将锁存器的数据旁通到所选位线。

在SLC编程期间，位线选择栅极202a到202c和锁存器旁通栅极220a到220c可全部断开。信号SLC接通旁通栅极221a到221c。因此，锁存器207a至207c的数据分别被旁通到位线201a至201c。这样，可通过同时使用存储于页缓冲器中的多个锁存器中的数据来编程多位线。

图12B示出了根据本发明的3D阵列的另一实施例。如图12B所示，阵列包括位线选择栅极202a到202c和数据锁存器207a到207c，其分别存储用于TLC编程的数据位D0、D1和D2。还示出了锁存器旁通栅极220a至220c，其也在图3A至图3B中示出。在TLC编程期间，SLCB信号接通旁通栅极222a和222b。信号BSG[0]到BSG[2]选择性地接通位线选择栅极202a到202c中的一个。信号P0至P2根据编程的Vt电平选择性地接通旁通栅极220a至220d中的一个，以将锁存器的数据旁通到所选位线。

在SLC编程期间，位线选择栅极202a到202c和锁存器旁通栅极220a到220c可全部接通。SLCB信号断开旁通栅极222a和222b。因此，锁存器207a至207c的数据可以分别被旁通到位线201a至201c。这样，可通过同时使用存储于页缓冲器中的多个锁存器中的数据来编程多位线。

图13示出了NAND闪速存储器阵列的实施例。在图13所示的阵列中，例如401a至401c的位线到位线电容可以支配位线的寄生电容。尤其对于高密度阵列，位线可能非常长，且位线间距可能非常紧密。当将数据加载到多个位线时，这可能导致位线到位线耦合问题。

作为示例，在接通位线选择栅极202a以将数据从页缓冲器200加载到位线BL[0]201a之后，断开选择栅极202a。接着，接通选择栅极202b，以将下一数据从页缓冲器200加载到BL[1]201b。在加载期间，BL[0]与先前加载的数据一起浮动。因此，BL[1]201b的数据可能通过电容401a耦合BL[0]201a。结果，BL[0]201a的数据可能由于该耦合而改变。类似地，在BL[1]201b的数据被加载之后，断开选择栅极202b。接通选择栅极202c，以将下一数据从页缓冲器200加载到BL[2]201c。BL[2]201c的数据可能耦合到BL[1]201b，以改变BL[1]的数据。

图14示出了具有用于防止如上所述的位线耦合的位线屏蔽的阵列。该阵列包括添加到位线的屏蔽器件402a至402d。页缓冲器200操作为仅将数据加载到例如BL[0]和BL[2]的偶数位线或例如BL[1]和BL[3]的奇数位线。当偶数位线被加载时，信号SHD[1]接通器件402b和402d，以将VDD从VSHD信号旁通到奇数位线BL[1]和BL[3]。这样，当数据被加载到例如BL[0]和BL[2]的偶数位线时，它们被奇数位线BL[1]与BL[3]屏蔽，因此在位线之间不会产生耦合。同时，因为奇数位线BL[1]和BL[3]被供以禁止数据VDD，所以奇数位线上的单元可以不被编程。因此，在实施例中，一次仅一半的位线可以被编程，这可能将编程吞吐量减少一半。然而，通过使用本文所述的阵列架构，编程吞吐量可以增加许多倍，使得使用上述位线屏蔽可以是可接受的。

图15A示出了用于缓解位线到位线耦合的电路的另一实施例。在图15A所示的电路中，如图所示，多个位线BL[0]到BL[5]通过位线选择栅极202a到202f交替地连接到页缓冲器200a和200b。各个页缓冲器包括三个如上所述的数据锁存器。页缓冲器将数据提供给奇数或偶数位线，使得当一组位线在使用中时，由另一组位线提供屏蔽。应当注意，图15A所示的位线和位线选择栅极的数量是示例性的。本发明可应用于任意数量的位线和位线选择栅极。

图15B示出了例示如何将数据加载到图15A的位线中以缓解耦合的波形。在操作期间，顺序接通信号BSG[0]、BSG[2]和BSG[4]，以将数据D[0]、D[2]和D[4]加载到位线BL[0]、BL[2]和BL[4]。顺序接通信号BSG[1]、BSG[3]和BSG[5]，以将数据D[1]、D[3]和D[5]加载到位线BL[1]、BL[3]和BL[5]。应当注意线BSG[0]至BSG[5]的时序。当接通BSG[1]以将D[1]加载到BL[1]时，BSG[0]仍然接通，因此BL[0]不浮动。当BL[1]耦合BL[0]时，页缓冲器200a维持BL[0]的数据。因此，缓解或解决耦合问题。类似地，当接通BSG[2]以将D[2]加载到BL[2]时，BSG[1]仍然接通，因此BL[1]不浮动。当BL[2]耦合BL[1]时，页缓冲器200b维持BL[1]的数据。因此，通过使用图15A的电路，可以减少或消除位线耦合问题。然而，当加载该组的最后位线BL[5]时，尽管其可能不耦合BL[4]，但其可能耦合下一组中的相邻位线(未示出)。为了解决这个问题，可以再一次加载BL[0]的数据。这恢复了相邻位线的数据。

图16示出了解决如参考图15A至图15B描述的最后位线耦合问题的电路的示例性实施例。图16的电路包括两个相邻的位线组403a和403b。对于这些组，对其位线选择栅极202a到202f及202a’到202f’进行镜像。当组403a将数据从BL[0]加载到BL[5]时，组403b将数据从BL[0]’加载到BL[5]’。例如，同时加载BL[5]和BL[5]’的数据，这解决了BL[5]与BL[5]’之间的耦合问题。

图17A示出了包括如图16例示的偶数和奇数页缓冲器200a-d的电路的实施例，并且这些页缓冲器被放置在阵列404的两侧。例如，阵列404也可以是如图9D中901a所示的子阵列。

图17B至图17C示出了用于图17A的电路中的阵列(或子阵列)404的2D和3D版本的实施例。

图18A至图18B示出了具有分开的位线结构的电路。

图18A示出了包括连接到全局位线GBL[0]到GBL[3]的多个页缓冲器200a到200d的电路。全局位线连接到多个区块405a到405n。各个区块接收位线选择栅极信号，例如BSG0[0:5]到BSGn[0:5]。

图18B示出了图18A中示出的一个区块(例如区块405a)的电路的实施例。如图18A例示，例如GBL[1]的全局位线通过位线解码器202a到202c连接到子位线BL[1]、BL[3]和BL[5]。位线选择栅极的结构类似于图17A所示的结构。因此，可以使用图15B所示的波形将数据施加到子位线BL[0]到BL[5]和BL[0]’到BL[5]’，以解决位线耦合问题。

图19A示出了根据本发明的位线选择栅极电路的另一实施例。该实施例中的电路与图15A所示的电路类似，除了使用四个页缓冲器200a至200d，并且可以一次加载用于两个位线的数据。

图19B示出了例示图19A的电路的操作的波形。在操作期间，当BSG[0]变高时，其将接通两个位线选择栅极202a和202a’，以将数据D[0]和D[1]分别从页缓冲器200a和200b加载到BL[0]和BL[1]。当BSG[1]变高时，其将接通两个位线选择栅极202b和202b’，以将数据D[2]和D[3]分别从页缓冲器200c和200d加载到BL[2]和BL[3]。应当注意，当接通BSG[1]时，BSG[0]仍然接通。因此，消除了BL[1]与BL[2]之间的耦合。这种相同的机制应用于所有其它选择栅极。结果，解决了位线耦合问题。

请注意，图13所述的位线耦合问题不仅可在写入操作中加载数据时发生，而且可在读取操作中发生。参考图7A所示的读取波形，在时间T3至T4期间，当例如BL[0]至BL[2]的多个位线一起放电时，具有接通单元的位线将由接通单元放电。可通过位线到位线电容(如图13所示的401a至401c)将相邻位线与断开单元耦合。因此，相邻位线的电压可能被拉低，并且导致断开单元被错误地读取为接通单元。为了解决该问题，可实现如图14所示的屏蔽器件，其中，对于读取操作，屏蔽电压VSHD可为0V。然而，屏蔽读取操作可能仅读取偶数或奇数位线，因此其将读取数据吞吐量减少一半。为了解决这个问题，提供了图15A至图17C所示的解决方案。

图20A示出了解决位线耦合而不牺牲读取数据通过量的电路的实施例。图20A的电路包括连接到位线BL[0]到BL[2]的位线选择栅极202a到202c。上拉器件501是耦合到位线选择栅极202a到202c的PMOS上拉器件。在另一实施例中，上拉器件501可以是NMOS。

图20B示出了由图20A所示的电路执行读取操作的波形。时间间隔T1是“发展阶段”，时间间隔T2是“评估阶段”。在发展阶段(T1)期间，VREF被供以0V，位线选择栅极BSG[0]到BSG[2]被供以Vbias。这将位线BL[0]到BL[2]充电到预定电压Vbias-Vt，其中，Vt是选择栅极202a至202c的阈值电压。

在评估阶段(T2)期间，可以向信号VREF供应将上拉器件501的电流限制成低于接通单元电流(例如10nA到100nA)的电压。断开并然后顺序接通BSG[0]至BSG[2]，以将位线BL[0]至BL[2]分别连接到读出节点SA。如果位线具有接通单元，则位线电压可由于接通单元电流而低于Vbias-Vt。因此，读出节点SA可被拉低至与位线电压相同。另一方面，如果所选位线具有断开单元，则位线将完全充电到Vbias-Vt，并且位线选择栅极将断开。因此，读出节点SA将转到VDD。信号SA可以被发送到比较器的输入或PMOS晶体管的栅极，以确定数据。

图21A示出了根据本发明的读出电路的另一实施例。该实施例类似于图20A至图20B，除了可使用大的上拉器件502来对位线进行预上电。

图21B示出了例示图21A的电路的操作的波形。

图22A示出了根据本发明的读出电路的另一实施例。该实施例类似于图21A至图21B，除了使用偏压器件503来限制位线的预上电电压。因此，位线选择栅极信号BSG[0]到BSG[2]被供以数字信号VDD和0V。

图22B示出了例示图22A的电路的操作的波形。

图23A示出了根据本发明的读出电路的另一实施例。该实施例类似于图22A至图22B，除了通过使用上拉器件504a到504c对位线预上电。

图23B示出了例示图23A的电路的操作的波形。

图24A示出了根据本发明的读出电路的另一实施例。该实施例使用“源极读出”。

图24B示出了例示图24A所示的读出电路的操作的波形，其中T1是“发展”阶段，T2是“评估”阶段。在操作期间，向所选字线供应读取电压(Vrd)，并且向未选字线供应旁通电压(Vpass)。所选单元串的源极线(SL)被供以VDD。增加了放电器件505，以对位线放电。位线选择栅极BSG[0]到BSG[2]被供以偏压(Vbias)，以将放电电流限制成低于接通单元的电流，例如10nA到100nA。接通单元将电流从源极线SL传导到位线，且对位线充电直到约Vrd-Vt(cell)，其中Vt(cell)是接通单元的阈值电压。对于断开单元，位线将放电到0V。如图24B所示，当接通单元的位线被充电时，其可以耦合到断开单元的位线。然而，在耦合停止之后，断开单元的位线将由放电器件505放电到0V。在评估阶段(T2)，断开放电器件505。接通偏压器件503。顺序接通位线选择栅极BSG[0]至BSG[2]，以将位线连接至读出节点SA，以根据位线电压来确定数据。

图25A示出了根据本发明的页缓冲器和位线解码器电路的另一实施例。图25A示出了页缓冲器电路200和位线选择栅极202a至202f。偶数位线选择栅极202a、202c和202e连接到PB[0]，奇数位线选择栅极202b、202d和202f连接到PB[1]。页缓冲器200分别通过屏蔽电压选择栅极230a和203b耦合到PB[0]和PB[1]。屏蔽电压选择栅极230a和230b控制页缓冲器200分别将数据加载到PB[0]或PB[1]或从其读取数据。PB[0]和PB[1]分别通过选择栅极231a和231b耦合到“屏蔽”电压源(VSH)。屏蔽电压可以是0V、VDD或任意其它合适的电压。当页缓冲器200从偶数(或奇数)位线读取数据或将数据加载到偶数(或奇数)位线时，屏蔽电压被施加到奇数(或偶数)位线。这消除了参考图13所述的位线电容耦合问题。

作为示例，为了对偶数位线执行多页读取或写入操作，接通屏蔽电压选择栅极230a，并且断开230b。顺序接通偶数位线选择栅极BSG[0]、BSG[2]和BSG[4]，以将数据从偶数位线BL[0]、BL[2]和BL[4]读取到页缓冲器200，或者将数据从页缓冲器200加载到偶数位线。同时，断开选择栅极231a并接通231b。这将屏蔽电压VSH施加到PB[1]。全部接通奇数位线选择栅极BSG[1]、BSG[3]和BSG[5]，以将屏蔽电压VSH旁通到奇数位线BL[1]、BL[3]和BL[5]。利用这些操作，偶数位线被奇数位线彼此屏蔽，因此消除了位线电容耦合。

图25B示出了根据本发明的页缓冲器和位线解码器电路的另一实施例。该实施例类似于图25A所示的实施例，除了位线屏蔽电压VSH由选择栅极232a到232f施加。偶数选择栅极232a、232c和232e连接到控制信号SB1，奇数选择栅极232b、232d和232f连接到控制信号SB2。当页缓冲器200从偶数位线BL[0]、BL[2]和BL[4]读取数据或将数据加载到偶数位线时，接通屏蔽电压选择栅极230a并且断开栅极230b。控制信号SB1将断开偶数选择栅极232a、232c和232e。控制信号SB2将接通奇数选择栅极232b、232d和232f，以将屏蔽电压VSH旁通到奇数位线BL[1]、BL[3]和BL[5]。类似地，当奇数位线被读取或加载数据时，偶数位线可以被供以屏蔽电压。

图25C示出了根据本发明的页缓冲器和位线解码器电路的另一实施例。在该实施例中，位线选择栅极202a至202f都连接到页缓冲器200。偶数位线和奇数位线通过选择栅极232a到232f耦合到屏蔽电压VSH。当页缓冲器200读取或向偶数位线BL[0]、BL[2]和BL[4]加载数据时，断开偶数选择栅极232a、232c和232e。可以顺序接通偶数位线选择栅极202a、202c和202e，以将数据从偶数位线读取到页缓冲器200，或者将数据从页缓冲器200加载到偶数位线。同时，断开奇数位线选择栅极202b、202d和202f。接通奇数选择栅极232b、232d和232f，以将屏蔽电压VSH旁通到奇数位线BL[1]、BL[3]和BL[5]。类似地，当奇数位线被读取或加载数据时，偶数位线可以被供以屏蔽电压。

尽管已经示出和描述了本发明的示例性实施例，但是对于本领域普通技术人员来说明了的是，基于本文的教导，在不脱离示例性实施例及其更广泛方面的情况下，可以进行改变和修改。因此，所附权利要求旨在将所有这些落入本发明的示例性实施例的真实精神和范围内的改变和修改包括在其范围内。