阅读说明：本技术 存储器总线占空比的测量、校准和调谐 (Measurement, calibration and tuning of memory bus duty cycle ) 是由 S·奈多夫 D·C·布里奇 Y·格罗斯曼 于 2019-12-05 设计创作，主要内容包括：本发明题为“存储器总线占空比的测量、校准和调谐”。本发明公开了一种用于动态监测、测量和调整操作存储设备的时钟占空比的方法和装置。一种存储设备包括测量电路,该测量电路包括耦接到第一输入线的多个触发器寄存器,其中每个触发器寄存器具有第一输入和第二输入。一个或多个延迟抽头耦接到每个触发器寄存器,并且设置在第二输入线上。当设备操作时,时钟信号经由第一输入线被直接输入到每个触发器寄存器的第一输入中。同时,时钟信号经由第二输入线通过一个或多个延迟抽头被输入到每个触发器寄存器的第二输入中。然后读取所述触发器寄存器以确定所述设备的所述时钟占空比,并且根据需要调整所述时钟频率。(The invention relates to measuring, calibrating and tuning the duty cycle of a memory bus. A method and apparatus for dynamically monitoring, measuring and adjusting the clock duty cycle of an operating memory device is disclosed. A memory device includes a measurement circuit including a plurality of flip-flop registers coupled to a first input line, where each flip-flop register has a first input and a second input. One or more delay taps are coupled to each flip-flop register and are disposed on the second input line. When the device is operating, a clock signal is directly input into the first input of each flip-flop register via the first input line. Simultaneously, a clock signal is input into the second input of each flip-flop register through one or more delay taps via a second input line. The flip-flop register is then read to determine the clock duty cycle of the device, and the clock frequency is adjusted as needed.)

存储器总线占空比的测量、校准和调谐

背景技术

技术领域

本公开的实施方案整体涉及存储设备，诸如固态设备(SSD)。

相关领域的描述

在诸如SSD的数据存储设备的操作期间，数据可经由耦接控制器和存储器的高速并行数据总线在控制器和数据存储设备的存储器之间传送。例如，可以基于时钟信号的频率以传输速率向数据总线提供一个或多个数据值或从数据总线接收一个或多个数据值。为了说明，可响应于时钟信号的上升边缘或下降边缘而从控制器向数据总线提供第一数据值。

随着对设备性能的需求越来越高，时钟信号频率要求可能会增加，并且设备环境条件(诸如温度和电源电压)可能会改变。此类改变可能导致总线信号特性(诸如设置时间和保持时间)劣化。总线信号特性的劣化限制了最大时钟信号频率，这继而限制了一些数据使用情况下的系统性能。因此，设备的时钟占空比可能会偏离裕度，从而需要校准时钟占空比以获得更高的设备性能。

然而，校准设备的时钟占空比可能是困难的。在制造时测量时钟占空比可能允许调谐设备配置，但需要更大的设计裕度，从而增加成本并降低设备性能。在制造时测量时钟占空比还需要在发生之前考虑对环境条件进行可能的改变，这可能不太准确并且需要额外的裕度。其他时钟占空比校准要求存储设备停止操作以运行各种训练序列，这禁止使用存储设备直到重新配置完成。

因此，本领域需要数据存储设备的时钟占空比能够动态地校准。

发明内容

公开了一种用于动态监测、测量和调整操作存储设备的时钟占空比的方法和装置。一种存储设备包括测量电路，该测量电路包括耦接到第一输入线的多个触发器寄存器，其中每个触发器寄存器具有第一输入和第二输入。一个或多个延迟抽头耦接到每个触发器寄存器，并且设置在第二输入线上。当设备操作时，时钟信号经由第一输入线被直接输入到每个触发器寄存器的第一输入中。同时，时钟信号经由第二输入线通过一个或多个延迟抽头被输入到每个触发器寄存器的第二输入中。然后读取触发器寄存器以确定设备的时钟占空比，并且根据需要调整时钟频率。

在一个实施方案中，存储设备包括一个或多个存储器设备、耦接到一个或多个存储器设备的控制器，和耦接到控制器的测量电路。测量电路包括多个连续延迟抽头和多个触发器寄存器。多个触发器寄存器中的每个触发器寄存器包括第一输入和第二输入。测量电路还包括第一输入线，该第一输入线直接耦接到多个触发器寄存器中的每个触发器寄存器的第一输入。测量电路还包括第二输入线，该第二输入线通过多个连续延迟抽头中的连续延迟抽头耦接到多个触发器寄存器中的每个触发器寄存器的第二输入，每个连续延迟抽头具有恒定延迟；和测量信号，该测量信号被配置为能够测量测量电路的时钟占空比。

在另一个实施方案中，一种操作存储设备的方法包括：将第一信号输入到测量电路的多个触发器寄存器中，该第一信号被直接输入到多个触发器寄存器中的触发器寄存器中的每个的第一输入中。该方法还包括同时将第二信号输入到多个延迟抽头。一个或多个延迟抽头耦接到多个触发器寄存器中的触发器寄存器中的每个。第二信号穿过一个或多个延迟抽头中的每个到达多个触发器寄存器中的每个触发器寄存器的第二输入。该方法还包括读取多个触发器寄存器以测量时钟占空比，以及在操作存储设备时响应于测量来校准时钟占空比。

在另一个实施方案中，一种操作存储设备的方法包括：将存储设备切换到启用状态；使用测量电路测量存储设备的时钟占空比，该测量电路由耦合到延迟抽头的链的多个触发器寄存器组成；确定时钟占空比已改变的值；确定用于校准时钟占空比的配置值；校准时钟占空比；以及使用测量电路来测量时钟占空比。

附图说明

因此，通过参考实施方案，可以获得详细理解本公开的上述特征的方式、本公开的更具体描述、上述简要概述，所述实施方案中的一些在附图中示出。然而，应当注意的是，附图仅示出了本公开的典型实施方案并且因此不应视为限制其范围，因为本公开可以允许其他同等有效的实施方案。

图1示出了根据一个实施方案的示意性存储系统。

图2示出了根据另一个实施方案的数据存储系统的说明性示例。

图3A示出了根据一个实施方案的设置在存储设备中的测量电路。

图3B示出了根据一个实施方案的设置在测量电路中的可变延迟电路。

图4示出了根据一个实施方案的使用测量电路来监测和测量存储设备的时钟占空比的方法。

为了有助于理解，在可能的情况下，使用相同的参考标号来表示附图中共有的相同元件。可以设想是，在一个实施方案中公开的元件可以有利地用于其他实施方案而无需具体叙述。

具体实施方式

在下文中，参考本公开的实施方案。然而，应当理解的是，本公开不限于具体描述的实施方案。相反，思考以下特征和元件的任何组合(无论是否与不同实施方案相关)以实现和实践本公开。此外，尽管本公开的实施方案可以实现优于其他可能解决方案和/或优于现有技术的优点，但是否通过给定实施方案来实现特定优点不是对本公开的限制。因此，以下方面、特征、实施方案和优点仅是说明性的，并且不被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。同样地，对“本公开”的引用不应当被解释为本文公开的任何发明主题的概括，并且不应当被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。

公开了一种用于动态监测、测量和调整操作存储设备的时钟占空比的方法和装置。一种存储设备包括测量电路，该测量电路包括耦接到第一输入线的多个触发器寄存器，其中每个触发器寄存器具有第一输入和第二输入。一个或多个延迟抽头耦接到每个触发器寄存器，并且设置在第二输入线上。当设备操作时，时钟信号经由第一输入线被直接输入到每个触发器寄存器的第一输入中。同时，时钟信号经由第二输入线通过一个或多个延迟抽头被输入到每个触发器寄存器的第二输入中。然后读取触发器寄存器以确定设备的时钟占空比，并且根据需要调整时钟频率。

图1示出了根据一个实施方案的示意性存储系统100。存储系统100包括耦接到存储设备102的主机设备104。主机设备104可以向一个或多个存储设备(诸如存储设备102)存储数据和/或从其检索数据。如图1所示，主机设备104可以经由诸如主机接口总线的主机接口总线108与存储设备102通信。主机设备104可以包括多种设备中的任何一种，包括计算机服务器、网络附接存储(NAS)单元、台式计算机、笔记本(即膝上型)计算机、平板计算机、机顶盒、电话手机(诸如所谓的“智能”电话)、所谓的“智能”平板电脑、电视、摄像机、显示设备、数字媒体播放器、视频游戏控制台、视频流设备等。

存储设备102包括经由主机接口总线108通信地耦接到主机设备104的控制器106。存储设备102的控制器106还经由NVM接口总线112耦接到非易失性存储器(NVM)110，诸如闪存存储器设备或管芯。NVM接口总线112(即，存储器接口)包括数据总线。在一个实施方案中，NVM接口总线112包括闪存接口数据总线。在一些示例中，为了清楚起见，存储设备102可以包括图1中未示出的附加部件。例如，存储设备102可以包括印刷板(PB)，存储设备102的部件机械地附接到该印刷板，并且该印刷板包括电互连存储设备102的部件等的导电迹线。在一些示例中，存储设备102的物理尺寸和连接器配置可以符合一个或多个标准形状因子。一些示例性标准形状因子包括但不限于3.5"数据存储设备(例如，HDD或SSD)、2.5"数据存储设备、1.8"数据存储设备、外围部件互连(PCI)、PCI扩展(PCI-X)、PCI Express(PCIe)(例如，PCIe x1、x4、x8、x16、PCIe Mini卡、MiniPCI等)。在一些示例中，存储设备102可以直接耦接(例如，直接焊接)到主机设备104的母板。

存储设备102的主机接口总线108可以包括用于与主机设备104交换数据的数据总线和用于与主机设备104交换命令的控制总线中的一者或两者。主机接口总线108可以根据任何合适的协议而操作。例如，主机接口总线108可以根据以下协议中的一个或多个来操作：高级技术附件(ATA)(例如，串行ATA(SATA)和并行ATA(PATA))、光纤信道协议(FCP)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、PCI和PCIe、非易失性存储器快速协议(NVMe)等。主机接口总线108的电连接(例如，数据总线、控制总线或两者)电连接到控制器106，从而提供主机设备104与控制器106之间的电连接，允许在主机设备104与控制器106之间交换数据。在一些示例中，主机接口总线108的电连接还可以允许存储设备102从主机设备104接收电力。

存储设备102包括NVM 110，其可以包括多个存储器设备。NVM 110可以被配置成存储和/或检索数据。例如，NVM 110的存储器设备可以从控制器106接收数据和指示存储器设备存储数据的消息。类似地，NVM 110的存储器设备可以从控制器106接收指示存储器设备检索数据的消息。在一些示例中，存储器设备中的每个存储器设备可以被称为管芯。在一些示例中，单个物理芯片可以包括多个管芯(即，多个存储器设备)。在一些示例中，每个存储器设备可以被配置成存储相对大量的数据(例如，128MB、256MB、412MB、1GB、2GB、3GB、8GB、16GB、32GB、24GB、128GB、256GB、412GB、1TB等)。

在一些示例中，NVM 110的每个存储器设备可以包括任何类型的非易失性存储器设备，诸如闪存存储器设备、相变存储器(PCM)设备、电阻随机存取存储器(ReRAM)设备、磁阻随机存取存储器(MRAM)设备、铁电随机存取存储器(F-RAM)、全息存储器设备、以及任何其他类型的非易失性存储器设备。

NVM 110可以包括一个或多个闪存存储器设备。闪存存储器设备可以包括基于NAND和NOR的闪存存储器设备，并且可以基于包含在用于每个闪存存储器单元的晶体管的浮栅中的电荷来存储数据。在一些诸如NAND存储器设备的闪存存储器设备中，闪存存储器设备可以被分成多个块，这些块可以被分成多个页面。每个块可包括128KB的数据、256KB的数据、2MB的数据、8MB的数据等。在一些情况下，每个页面可包括1千字节(KB)的数据、3KB的数据、8KB的数据等。

存储设备102的控制器106可以管理存储设备102的一个或多个操作。例如，控制器106可以经由NVM接口总线112管理从NVM 110读取数据和/或将数据写入该NVM 110。在一些实施方案中，当存储设备102从主机设备104接收写入命令时，控制器106可以发起数据存储命令以将数据存储到NVM 110并且监测数据存储命令的进度。控制器106可以确定存储系统100的至少一个操作特性，并且将至少一个操作特性存储到NVM110。控制器106还包括测量电路114。测量电路114被配置成监测、测量和调整存储设备102的时钟占空比。

图2示出了根据另一个实施方案的数据存储系统200的说明性示例。数据存储系统200包括耦接到主机设备270的数据存储设备202。数据存储设备202可为图1的存储设备102，并且主机设备270可为图1的主机设备104。

数据存储设备202可包括存储器设备，诸如存储器设备203。存储器设备203可包括一个或多个存储器管芯(例如，一个存储器管芯、两个存储器管芯、八个存储器管芯或另一数量的存储器管芯)。存储器设备203包括存储器204，诸如存储器设备203的存储器管芯中所包括的存储元件的非易失性存储器。存储器204可以是图1的NVM 110。例如，作为说明性示例，存储器204可包括闪存存储器(诸如NAND闪存存储器)或电阻存储器(诸如电阻随机存取存储器(ReRAM))。存储器204可具有三维(3D)存储器配置。或者，存储器204可具有另一种配置，诸如二维(2D)存储器配置或非单片3D存储器配置(例如，堆叠式管芯3D存储器配置)。

存储器204可包括存储元件的一个或多个区域(在本文中也称为存储器单元)，诸如用于存储数据206的存储器区域208。存储器区域的一个示例是块，诸如NAND闪存擦除存储器元件组。存储器区域208的另一个示例是存储器元件的字线。存储器204的每个存储器元件可被编程为指示一个或多个位值的状态(例如，闪存配置中的阈值电压或电阻存储器配置中的电阻状态)。

存储器设备203还包括读取/写入电路210。读取/写入电路210被配置为将值编程给存储器204的存储元件并且感测来自存储器204的存储器元件的值。存储器设备203还可包括电路216(例如，一个或多个数据锁存器、一个或多个控制锁存器，或它们的组合)。

数据存储设备202还可包括控制器230。控制器230可包括第一接口238(例如，主机接口)、错误校正代码(ECC)引擎234、定时设备236、第二接口232(例如，存储器接口)和一个或多个稳压器242。为了进一步说明，第一接口238可包括一个或多个锁存器以从主机设备270接收数据和命令，并且第二接口232可包括一个或多个总线驱动器以将数据和命令发送到存储器设备203的电路216。控制器230可存储(或访问)文件表240，诸如文件分配表(FAT)。控制器230也包括测量电路214。测量电路214可为图1的测量电路114。测量电路214被配置成监测和测量数据存储设备202的时钟占空比。

主机设备270可包括电路272。例如，电路272可包括一个或多个总线驱动器。电路272可被集成在主机设备270的处理器或控制器内或耦接至主机设备270的处理器或控制器，诸如在主机处理设备274(例如，应用处理器)内。

数据存储设备202和主机处理设备274经由连接250(例如，总线)耦接。连接250可以是图1的主机接口总线108。例如，图2示出了连接250可包括一个或多个数据线251、一个或多个控制线252以及一个或多个定时信号线253。连接250耦接到第一接口238和电路272。

存储器设备203和控制器230经由连接220(例如，总线)耦接。连接220可为图1的NVM接口总线112。例如，图2示出了连接220可包括一个或多个数据线221、一个或多个控制线222以及一个或多个定时信号线223。连接220耦接到电路216和第二接口232。

在说明性具体实施中，数据存储系统200还包括电源连接273(例如，用于提供电源电压的“导轨”，诸如VDD、VCC或两者)。电源连接273可耦接到存储器设备203、控制器230和主机处理设备274。根据具体实施，电源连接273可由电池(例如，移动设备电池)或耦接到主电源的电源设备(例如，变压器)提供。在其他具体实施中，存储器设备203、控制器230和/或主机处理设备274连接到单独的电源连接。

在操作期间，控制器230被配置为使用第一接口238从主机设备270接收数据和指令。例如，控制器230可经由第一接口238从主机设备270接收数据260。为了进一步说明，可以结合经由一个或多个控制线252发送的写入访问请求262经由一个或多个数据线251接收数据260。数据260和请求262可由控制器230基于经由一个或多个定时信号线253接收的定时信号264(例如，一个或多个时钟信号、一个或多个行程信号，或一个或多个读取使能信号)来接收。例如，第一接口238可包括一个或多个锁存器以基于定时信号264来接收数据260。虽然图2示出了单个定时信号264，但应当理解，可使用一个以上的定时信号264(例如，差分定时信号对)。

ECC引擎234可被配置为接收数据260并且基于数据260生成一个或多个ECC码字。ECC引擎234可包括Hamming编码器、Reed-Solomon(RS)编码器、Bose-Chaudhuri-Hocquenghem(BCH)编码器、低密度奇偶校验(LDPC)编码器、涡轮编码器、被配置为根据一个或多个其他ECC方案对数据进行编码的编码器，或它们的组合。

控制器230被配置为使用第二接口232向存储器设备203发送数据和命令，并且使用第二接口232从存储器设备203接收数据。例如，控制器230被配置为发送数据(例如，由ECC引擎234生成的一个或多个ECC码字)和写入命令(例如，命令224)以使存储器设备203将数据存储到存储器204的指定地址。写入命令可以指定用于存储数据的存储器204的一部分的物理地址。

为了进一步说明，控制器230可以结合经由一个或多个控制线222发送的写入命令而经由一个或多个数据线221将数据228发送到存储器设备203。存储器设备203可基于由控制器230经由一个或多个定时信号线223提供的定时信号226()例如，一个或多个时钟信号)来接收数据228和写入命令224。例如，电路216可以包括被配置为基于定时信号264来接收数据228的一个或多个锁存器。存储器设备203可以使得读取/写入电路210基于定时信号226将数据206写入存储器204。数据260、数据228和数据206都可以是系统200内不同位置处的相同数据。虽然图2示出了单个定时信号226，但应当理解，可使用一个以上的定时信号226()例如，差分定时信号对)。另外，在一些情况下，定时信号226可以包括由存储器设备203生成的信号，诸如读取使能信号。

控制器230被配置为向存储器设备203发送读取命令(例如，命令224)，以访问来自存储器204的指定地址的数据。例如，控制器230可以响应于从主机设备270接收到读取访问请求而将读取命令发送到存储器设备203。读取命令可指定存储器204的一部分的物理地址。例如，读取命令可以指定存储数据206的存储器204的一部分的物理地址。响应于读取命令，存储器设备203可使得读取/写入电路210感测存储数据206的存储器204的一部分，以生成感测数据(例如，由于一个或多个位误差而可能相对于数据不同的数据的表示)。

控制器230被配置为经由第二接口232从存储器设备203接收感测数据。控制器230可将感测数据输入ECC引擎234以发起解码过程，从而校正感测数据中的一个或多个位误差(如果有的话)达到特定ECC技术的特定误差校正能力。响应于对感测数据进行解码，ECC引擎234可以输出数据260。控制器230可使用第一接口238向主机设备270提供数据260。

图3A示出了根据一个实施方案的设置在存储设备(诸如图1的存储设备102或图2的存储设备202)中的测量电路300。测量电路300是固件控制的，并且被配置为在运行中动态地监测和测量存储设备的时钟占空比。测量电路300可以为设置在图1的控制器106中的测量电路114或设置在图2的控制器230中的测量电路214。

测量电路300包括耦接到延迟抽头的链304的多个触发器寄存器302a-302n。在一个实施方案中，测量电路300中包括128个触发器寄存器302a-302n。延迟抽头的链304包括多个连续延迟抽头306a-306n。延迟抽头的链304的每个延迟抽头306a-306n具有相同或恒定的延迟。一个或多个延迟抽头306a-306n耦接在每个触发器寄存器302a-302n之间。在一个实施方案中，一个延迟抽头306a-306n耦接在每个触发器寄存器302a-302n之间。

每个触发器寄存器302a-302n具有第一输入308和第二输入310。第一输入308可为数据输入，并且第二输入310可为时钟输入。时钟信号312(标记为Clk)被分成第一输入线314和第二输入线316。因此，第一输入线314和第二输入线316是相同的时钟信号312。第一输入线314直接耦接到每个触发器寄存器302a-302n的第一输入308。第二输入线316通过延迟抽头的链304耦接到每个触发器寄存器302a-302n的第二输入310。因此，第二输入线316直接耦接到延迟抽头的链304。然后经由第二输入线316将延迟抽头的链304耦接到每个触发器寄存器302a-302n的第二输入310。第二输入线316耦接到包括多个连续延迟抽头306a-306n的延迟抽头的链304，每个连续延迟抽头都具有恒定延迟，导致时钟信号312被延迟预定的已知时间量。因此，在第一输入线314已经被输入到每个触发器寄存器302a-302n的第一输入之后，第二输入线316的延迟时钟信号被输入到每个触发器寄存器302a-302n的第二输入310中。

测量电路300还包括测量信号318(标记为En)和清除信号320(标记为Clr)。清除信号320被配置为在输入时钟信号312之前重置或清除触发器寄存器302a-302n中的每个。一旦已经重置触发器寄存器302a-302n，则测量信号318被使能，并且时钟信号312通过电路300传播。一旦时钟信号312已被传播通过多个触发器寄存器302a-302n，则测量信号318被配置为允许触发器寄存器302a-302n对时钟的一个周期进行测量。然后，设备固件被配置为读取触发器寄存器302a-302n，以确定存储设备的时钟占空比。

基于对每个触发器寄存器302a-302n的读取，可以在运行中确定时钟占空比关闭的值，或者应该调整时钟频率的值。例如，基于测量信号318，存储设备的控制器被配置为动态地确定是否需要调整时钟频率(即，时钟占空比的高时间和/或低时间)，以及调整多少。可调整时钟频率以实现最佳50％时钟占空比(即，高时间和低时间之间的50/50平衡)，如由最佳寄存器内容读出324示出的时钟占空比所示。

在一个实施方案中，测量电路300还包括耦接到第二输入线316的可变延迟电路322。在此类实施方案中，可变延迟电路322设置在延迟抽头的链304中的第一延迟抽头306a之前。可变延迟电路322可用于延迟时钟占空比的采样窗口的启动，以便测量较慢的时钟。

图3B示出了根据一个实施方案的设置在测量电路中的可变延迟电路322。可变延迟电路322包括可调整延迟抽头的链354。可调整延迟抽头的链354包括被配置成调整延迟量的多个延迟抽头356a-356n。可变延迟电路322的多个可调整延迟抽头356a-356n可将时钟信号312延迟比测量电路300的延迟抽头的链304更小的值或更大的值。由可调整延迟抽头的链354所添加的延迟值根据要测量的时钟周期的时间而变化。可以调整可调整延迟抽头的链354中的每个可调整延迟抽头356a-356n的延迟，使得延迟适用于所测量的时钟。对于每个时钟周期，可能需要不同的延迟，并且添加不同的延迟量可允许选择不同的时钟周期。可调整延迟抽头的链354耦接到多路复用器360，该多路复用器然后耦接到测量电路300中的延迟抽头的链304。可变延迟电路322将增量延迟添加到时钟占空比的测量，从而移动周期的采样窗口以允许在几个采样周期中捕获整个时钟占空比。因此，对于较慢的时钟，采样点被延迟，这允许在不需要增加测量电路300中使用的触发器寄存器302a-302n的数量的情况下捕获时钟转变。利用可变延迟电路322允许用相同的测量电路300来测量较大的采样窗口。

图4示出了根据一个实施方案的利用测量电路来监测、测量和校准存储设备的时钟占空比的方法400。方法400可与图3A的测量电路300一起使用。为清楚起见，将参考图3A的测量电路300来描述图4的方法400。

在操作402中，存储设备切换到启用状态。启用状态是存储设备正在运行的一种状态，诸如从非易失性存储器读取并且向非易失性存储器写入。测量电路300用于在存储设备处于启用和运行状态时监测和测量时钟占空比。

一旦存储设备处于启用模式，方法400进行到操作404，其中测量时钟占空比。测量时钟占空比首先包括使用清除信号320来重置多个触发器寄存器302a-302n。重置多个触发器寄存器302a-302n确保每个触发器寄存器302a-302n在相同的第一状态下启动，诸如全部被设置为0。然后针对单个时钟周期使能测量信号318。然后输入时钟信号312，其中时钟信号312通过第一输入线314直接行进到每个触发器寄存器302a-302n的第一输入308，并通过第二输入线316通过一个或多个连续延迟抽头306a-306n行进到每个触发器寄存器302a-302n的第二输入310。

由于第二输入线316在被输入到每个触发器寄存器302a-302n的第二输入310之前通过一个或多个连续的延迟抽头306a-306n传播，所以第二输入线316的时钟信号312被延迟，从而在第一输入线314的时钟信号312之后到达多个触发器寄存器302a-302n。因此，当第一输入线314的时钟信号312到达每个触发器寄存器302a-302n时，触发器寄存器302a-302n被切换到第二状态，诸如1(即，从0切换到1)。当第二输入线316的时钟信号312在通过延迟抽头的链304输入之后到达每个触发器寄存器302a-302n时，一个或多个触发器寄存器302a-302n被切换回第一状态(即，从1切换到0)。时钟信号312通过延迟抽头的链304传播，从而顺序地触发触发器寄存器302a-302n的切换。在时钟周期结束时，每个触发器寄存器302a-302n在延迟抽头定时中保持时钟的最终状态，直到被重置。

在操作406中，读取每个触发器寄存器302a-302n以确定时钟占空比是否满足所需的裕度。如果时钟占空比满足所需的裕度，则方法400返回操作404，并且测量电路300继续监测和测量时钟占空比。如果确定时钟占空比偏离裕度，则方法400进行到操作408。

在操作408中，存储设备的配置被改进和/或校准。其中时钟占空比偏离裕度的转变可以基于对触发器寄存器302a-302n的读取而确定。多个触发器寄存器302a-302n中在接收到来自第二输入线316的时钟信号312之后未能翻转回第一状态的第一触发器寄存器可以示出转变发生的位置。因此，改进配置可包括基于转变来确定时钟占空比偏离的量以及调整时钟占空比和增加信号完整性所需的校准值。校准值可为应调整时钟信号的频率以实现最佳50％时钟占空比。此外，基于转变位置和对多个触发器寄存器302a-302n的读取，还可以连续地监测设置和保持时间。

然后，基于校准值，在存储设备仍处于启用状态时，在运行中动态地校准时钟占空比。校准存储设备可包括调整时钟频率。不需要为了校准时钟占空比而停止存储设备操作。一旦校准了时钟占空比，则方法400返回操作404，并且测量电路300继续监测和测量时钟占空比。由于存储设备容易受到环境变化(诸如温度和供电电压)的影响，因此可能需要连续监测这些设备。因此，方法400可重复一次或多次，以便在不中断存储设备操作的情况下连续地监测时钟占空比。

利用由多个触发器寄存器和延迟抽头组成的测量电路允许在存储设备运行时连续监测和测量存储设备的时钟占空比，而不会导致性能下降。如果确定时钟占空比偏离裕度，则可确定转变位置，使得随后可以相对精确地确定误差的定时，并且存储设备可基于转变来利用校准值被动态地且准确地配置。另外，利用由多个触发器寄存器和延迟抽头组成的测量电路允许当存储设备在正常条件下操作时连续测量每个信号的设置和保持时间。

此外，由于正在监测时钟占空比，因此不需要单独监测可能影响时钟占空比或时钟占空比变化的根本原因的任何环境变化，从而允许支持多个根本原因而不增加误差容限或成本。因此，测量电路使得存储设备能够在不中断存储设备操作的情况下根据需要动态地监测、测量和调整时钟占空比。

在一个实施方案中，存储设备包括一个或多个存储器设备、耦接到一个或多个存储器设备的控制器，和耦接到控制器的测量电路。测量电路包括多个连续延迟抽头和多个触发器寄存器。多个触发器寄存器中的每个触发器寄存器包括第一输入和第二输入。测量电路还包括第一输入线，该第一输入线直接耦接到多个触发器寄存器中的每个触发器寄存器的第一输入。测量电路还包括第二输入线，该第二输入线通过多个连续延迟抽头中的连续延迟抽头耦接到多个触发器寄存器中的每个触发器寄存器的第二输入，每个连续延迟抽头具有恒定延迟；和测量信号，该测量信号被配置为能够测量测量电路的时钟占空比。

测量电路可被配置为测量存储设备的时钟占空比。测量电路可被配置为调整存储设备的时钟频率。测量电路还可包括可变延迟电路。可变延迟电路可耦接到第二输入线。第二输入线可通过可变延迟电路耦接到连续延迟抽头。可变延迟电路可包括多个延迟抽头。可变延迟电路可被配置为增加对输入到第二输入线中的信号的延迟。可将相同的时钟信号输入到第一输入线和第二输入线两者中。

在另一个实施方案中，一种操作存储设备的方法包括：将第一信号输入到测量电路的多个触发器寄存器中，该第一信号被直接输入到多个触发器寄存器中的触发器寄存器中的每个的第一输入中。该方法还包括同时将第二信号输入到多个延迟抽头。一个或多个延迟抽头耦接到多个触发器寄存器中的触发器寄存器中的每个。第二信号穿过一个或多个延迟抽头中的每个到达多个触发器寄存器中的每个触发器寄存器的第二输入。该方法还包括读取多个触发器寄存器以测量时钟占空比，以及在操作存储设备时响应于测量来校准时钟占空比。

该方法还可包括在输入第一信号之前重置多个触发器寄存器。测量电路还可包括耦接到多个延迟抽头的可变延迟电路。多个触发器寄存器可使用测量电路的测量信号来被测量。第一信号和第二信号可以是时钟信号。该方法还可包括在输入第一信号之前将存储设备切换到启用状态。校准时钟占空比可包括调整存储设备的时钟频率。

在另一个实施方案中，一种操作存储设备的方法包括：将存储设备切换到启用状态；使用测量电路测量存储设备的时钟占空比，该测量电路由耦合到延迟抽头的链的多个触发器寄存器组成；确定时钟占空比已改变的值；确定用于校准时钟占空比的配置值；校准时钟占空比；以及使用测量电路来测量时钟占空比。

测量电路还可包括：第一时钟信号，该第一时钟信号直接耦合到多个触发器寄存器中的每个触发器寄存器的第一输入；和延迟抽头的链，该延迟抽头的链包括多个延迟抽头。来自延迟抽头的链的一个或多个延迟抽头可耦接到多个触发器寄存器中的每个触发器寄存器。测量电路还可包括第二时钟信号，该第二时钟信号通过延迟抽头的链耦接到多个触发器寄存器中的每个触发器寄存器的第二输入。第一时钟信号和第二时钟信号可以是相同的时钟信号。测量电路还可以包括测量信号和耦接到延迟抽头的链的开始的可变延迟电路。该方法还可包括在存储设备处于启用状态时连续监测时钟占空比。校准时钟占空比可包括调整存储设备的时钟频率。

虽然前述内容针对本公开的实施方案，但是可以在不脱离本公开的基本范围的情况下设想本公开的其他和另外的实施方案，并且本公开的范围由所附权利要求书确定。