阅读说明：本技术 一种单片集成型平衡光电探测器芯片及制作方法 (Monolithic integrated balanced photoelectric detector chip and manufacturing method thereof ) 是由 崔大健 高新江 陈扬 王立 周浪 于 2019-11-21 设计创作，主要内容包括：本发明属半导体技术领域,具体涉及一种单片集成型平衡光电探测器芯片,所述芯片包括两个并行的光电探测器单元串联集成,光电探测器单元为正入光、台面型双异质PIN结构；光电探测器单元采用半绝缘衬底,半绝缘衬底上沉积有半导体材料结构外延层；芯片的台面上设置有P电极、N电极以及信号输出端,且P电极、N电极和信号输出端为同面引出；其中,P电极通过从P+区域的接触环电极引出,并经过台面延伸到半绝缘衬底表面；N电极从N+区域的半导体接触层引出到半绝缘衬底表面；信号输出端由两个探测器单元的串联连接处引出；本发明将两个并行InGaAs光电探测器串联单片集成,降低了单元间的间距和寄生参数,实现了高速率和集成化。(The invention belongs to the technical field of semiconductors, and particularly relates to a monolithic integrated balanced photoelectric detector chip which comprises two parallel photoelectric detector units which are integrated in series, wherein the photoelectric detector units are of a positive incidence light and mesa type double-heterogeneous PIN structure; the photoelectric detector unit adopts a semi-insulating substrate, and a semiconductor material structure epitaxial layer is deposited on the semi-insulating substrate; a P electrode, an N electrode and a signal output end are arranged on the table top of the chip, and the P electrode, the N electrode and the signal output end are led out from the same plane; the P electrode is led out from the contact ring electrode of the P + region and extends to the surface of the semi-insulating substrate through the table top; the N electrode is led out from the semiconductor contact layer of the N + region to the surface of the semi-insulating substrate; the signal output end is led out from the serial connection position of the two detector units; the invention integrates two parallel InGaAs photodetectors in series and a single chip, reduces the space between units and parasitic parameters, and realizes high speed and integration.)

一种单片集成型平衡光电探测器芯片及制作方法

技术领域

本发明属半导体技术领域，涉及一种单片集成型平衡光电探测器芯片及制作方法。

背景技术

空间相干激光通信已成为一种星际间高速率信息传输极具潜力的技术手段，目前已成为国内外研究热点。平衡光电探测器作为相干激光通信接收系统的核心光电元器件，其地位更显其重要。平衡光电探测器已广泛应用于民用光纤通信中，并且技术相对成熟。应用于空间激光通信相干接收系统中的平衡光电探测器由于其特殊性，需要主要平衡光电探测器具有高灵敏度、性能参数高度一致性以及集成小型化等特征，并易与前端光混频器集成。

现有的平衡光电探测器主要是采用两个单元光电探测器器在电路板上实现内平衡，单元间距大，寄生参数大，也无法后续跟空间光混频器集成，无法实现高速率和集成化。

发明内容

为解决上述现有技术问题，发明了一种一种单片集成型平衡光电探测器芯片，该芯片包括：

两个并行的光电探测器单元1串联集成，光电探测器单元1为正入光、台面型双异质PIN结构；光电探测器单元采用半绝缘衬底，半绝缘衬底2上沉积有半导体材料结构的外延层；

单片集成型平衡光电探测器芯片的台面上设置有P电极13、N电极15以及信号输出端14，且P电极13、N电极15和信号输出端14采用同面引出；其中，P电极13从P+区域的接触环电极16引出，并经过台面延伸到半绝缘衬底表面；N电极15从N+区域的半导体接触层引出到半绝缘衬底表面；信号输出端14由两个探测器单元的串联连接处引出。

优选的，半绝缘衬底外延层从下到上依次沉积第一半导体接触层21、本征吸收层22、半导体帽层23以及第二半导体接触层24。

优选的，第一半导体接触层21的掺杂浓度大于5×10¹⁸cm^-3；半导体帽层23的掺杂浓度大于1×10¹⁸cm^-3；第二半导体接触层24的掺杂浓度大于5×10¹⁸cm^-3。

进一步的，半导体包括InP半导体材料、GaAs半导体材料、Si半导体材料或者GaN材料；所述本征吸收层的材料包括：InGaAs半导体材料、Ge半导体材料或者GaAs半导体材料。

优选的，平单片集成型平衡光电探测器芯片中有两个光敏区，分别为第一光敏区11、第二光敏区12，通过集成型平衡光电探测器芯片的工作带宽调整两个光敏区的直径大小；两个平衡光电探测器单元为垂直正入射型，根据入射空间光距离，调整单片集成型平衡光电探测器芯片中的两个光敏区的中心距离D。

一种单片集成型平衡光电探测器芯片制作方法，所述方法步骤包括：

S1：在半绝缘衬底2上，通过金属有机化合物化学气相沉积MOCVD或分子束外延MBE依次沉积第一半导体接触层21、本征吸收层22、半导体帽层23和第二半导体接触层24；

S2：采用光刻工艺刻定义P型台面区域，以ICP干法方式或者RIE干法方式将台面刻蚀至第一半导体接触层21；或者以湿法方式将台面刻蚀至第一半导体接触层21；或者采用干法和湿法两种方式相结合的方式将台面刻蚀至第一半导体接触层21；

S3：采用光刻工艺刻定义N型台面区域，以ICP干法方式或者RIE干法方式将台面刻蚀至半绝缘衬底2；或者以湿法方式将台面刻蚀至半绝缘衬底2；或者采用干法和湿法两种方式相结合的方式将台面刻蚀至半绝缘衬底2；

S4：对各个区域的外表进行钝化，从而形成表面钝化膜；

S5：用光刻的方法在台面上的SiO₂掩模上定义出光敏面图形，HF刻蚀出光敏区；

S6：采用带胶剥离法制作P电极13和N电极15；

S7：采用快速退火法对上述电极的金属层进行处理，确保良好的P电极13和N电极15的欧姆接触；

S8：采用化学机械抛光的方式将外延片减薄抛光至100μm～200μm；

S9：对晶圆进行划片解理，完成芯片制作。

优选的，所述钝化膜的形成方式包括采用等离子增强化学气相淀积PECVD沉积SiNx、SiO2或SiNxOy介质膜，或者涂敷苯并环丁烯BCB或聚酰亚胺PI。

本发明通过将两个并行光电探测器串联单片集成降低了单元间的间距和寄生参数，实现了高速率和集成化；本发明的探测器单元采用正入光、台面型双异质结PIN结构，使得芯片具有暗电流小，偏置电压低，工作速度高，高阻抗输出的优点；通过调整本征吸收层的厚度可以调节量子效率和工作速率；本发明的探测器单元采用半绝缘衬底，不仅隔离保护，降低光电信号的串扰，而且将大部分金属引线及焊盘制作在半绝缘衬底上，有效降低了芯片寄生电容，提高了芯片响应频率。

附图说明

图1为本发明的单片集成型平衡光电探测器芯片结构示意图；

图2为本发明的单片集成型平衡光电探测器芯片外延材料结构示意图；

图3为本发明的单片集成型平衡光电探测器芯片俯视图；

图4为本发明的单片集成型平衡光电探测器芯片的制备工艺流程图；

图5为本发明的单片集成型平衡光电探测器芯片的台面制作、钝化并开孔制作CPW电极结构示意图；

其中，1、光电探测器单元，11、第一光敏区，12、第二光敏区，13、P电极，14、信号输出端，15、N电极，16、接触环电极，2、半绝缘衬底，21、第一半导体接触层，22、本征吸收层，23、半导体帽层，24、第二半导体接触层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明为一种单片集成型平衡光电探测器芯片，如图1所示，包括两个并行的光电探测器单元1串联集成，光电探测器单元1为正入光、台面型双异质PIN结构；光电探测器单元采用半绝缘衬底2，半绝缘衬底2上沉积有半导体材料结构的外延层；

单片集成型平衡光电探测器芯片的台面上设置有P电极13、N电极15以及信号输出端14，且P电极13、N电极15和信号输出端14采用同面引出；其中，P电极13通过金属加厚电极从P+区域的接触环电极16引出，并经过台面延伸到半绝缘衬底表面；N电极15通过金属加厚电极从N+区域的半导体接触层引出到半绝缘衬底表面；信号输出端14由两个探测器单元的串联连接处引出。

如图2所示，所述半绝缘衬底外延层从下到上依次沉积第一半导体接触层21、本征吸收层22、半导体帽层23以及第二半导体接触层24。

第一半导体接触层21的掺杂浓度大于5×10¹⁸cm^-3；半导体帽层23的掺杂浓度大于1×10¹⁸cm^-3；第二半导体接触层24的掺杂浓度大于5×10¹⁸cm^-3。

半导体包括InP半导体材料、GaAs半导体材料、Si半导体材料或者GaN半导体材料；本征吸收层22的材料包括：GaAs半导体材料、Ge半导体材料或者InGaAs半导体材料。

单片集成型平衡光电探测器芯片中有两个光敏区，分别为第一光敏区11、第二光敏区12，通过集成型平衡光电探测器芯片的工作带宽调整两个光敏区的直径大小；由于两个平衡光电探测器单元为垂直正入射型，根据入射空间光距离，调整单片集成型平衡光电探测器芯片中的两个光敏区的中心距离D。

以10Gb/s单片集成型平衡光电探测器芯片为例，其中，半绝缘衬底、第一半导体接触层以及半导体帽层的材料为InP，本征吸收层和第二半导体接触层的材料为InGaAs。

如图3所示，台面结构为长方体结构，长方体结构的长度L为0.45mm～0.55mm，长方体的宽W为0.30mm～0.40mm，长方体的高度H为0.120mm～0.170mm；最优的，长方体结构的长度为0.50mm，长方体结构的宽度为0.35mm，长方体结构的高度为0.150mm。

两个光电探测器单元中有光敏区，光敏区的直径Ф为：0.065mm～0.075mm，两个光电探测器单元中光敏片的距离D为：0.20mm～0.30mm；最优的，光敏区的直径为0.070mm，两个光电探测器单元中光敏片的距离D为：0.25mm。

采用MOCVD方法在半绝缘InP衬底上首先沉积一层N型InP层，厚度为1μm，掺杂浓度大于1×10¹⁸cm^-3，用于N型接触；在InP的N型接触层上继续沉积厚度为3μm的非掺杂InGaAs结构层作为吸收层；在吸收层上沉积一层厚度为1μm的P型InP帽层，掺杂浓度大于1×10¹⁸cm^-3；在P型InP层上继续生长一层厚度为0.5μm的P型InGaAs层，掺杂浓度大于5×10¹⁸cm^-3，主要作用是P型接触。

一种单片集成型平衡光电探测器芯片制作方法，如图4所示，所述方法步骤包括：

S1：在半绝缘衬底2上，通过金属有机化合物化学气相沉积MOCVD或分子束外延MBE依次沉积第一半导体接触层21、本征吸收层22、半导体帽层23和第二半导体接触层24；

S2：采用光刻工艺刻定义P型台面区域，以ICP干法方式或者RIE干法方式将台面刻蚀至第一半导体接触层21；或者以湿法方式将台面刻蚀至第一半导体接触层21；或者采用干法和湿法两种方式相结合的方式将台面刻蚀至第一半导体接触层21；

S3：采用光刻工艺刻定义N型台面区域，以ICP干法方式或者RIE干法方式将台面刻蚀至半绝缘衬底2；或者以湿法方式将台面刻蚀至半绝缘衬底2；或者采用干法和湿法两种方式相结合的方式将台面刻蚀至半绝缘衬底2；

S4：对各个区域的外表进行钝化，从而形成表面钝化膜；

S5：用光刻的方法在台面上的SiO₂掩模上定义出光敏面图形，HF刻蚀出光敏区；

S6：采用带胶剥离法制作P电极13和N电极15；

S7：采用快速退火法对上述电极的金属层进行处理，确保良好的P电极13和N电极15的欧姆接触；

S8：采用化学机械抛光的方式将外延片减薄抛光至100μm～200μm；

S9：对晶圆进行划片解理，完成芯片制作。

选择掺Fe的半绝缘InP材料作为外延衬底材料，掺Fe的半绝缘InP材料用于制备台面芯片，能够减小两个光电探测器的串联电阻和杂散电容。

刻蚀出P型台面区域包括：

S21：将晶片用煮剥离液清洁，在采用去离子水将晶片冲洗干净以及去除表面水份；

S22：采用ICP干法将沉积的材料刻蚀一定深度；

S23：采用湿法腐蚀液对外延层进行P台面刻蚀，P台面刻蚀需要刻蚀到第一半导体接触层；

S24：将晶片在腐蚀液中浸泡规定时间后用去离子水冲洗，煮剥离液去胶；

S25：清洁晶片后，重新生长一层SiO₂掩模，对刻蚀好的台面进行钝化保护；

刻蚀出N型台面区域的方法与刻蚀P型台面区域的方法相同。

所用腐蚀液为HBr、Br₂、H₂O的混合溶液，刻蚀在常温下水浴中进行。

如图5所示，电极孔制作：用光刻的方法在氮化硅增透膜表面定义出电极孔的图形，用氢氟酸将多余膜层腐掉，刻蚀出P、N型接触孔，剥离液去胶。

钝化膜的形成方式包括采用等离子增强化学气相淀积PECVD沉积SiNx、SiO2或SiNxOy介质膜，或者涂敷苯并环丁烯BCB或聚酰亚胺PI。

所述P电极和N电极为CPW电极，CPW电极的制作方法包括：

步骤1：用光刻剥离方法制作金锗镍/金(Ti/Pt/Au或CrAu)金属接触层，金属层厚度约为300nm；这层金属层的作用是为N型欧姆接触；

步骤2：金属接触层制作完成后，采用快速退火的方法对电极的金属层进行处理，确保P型金属层、N型金属层良好的欧姆接触；

步骤3：用旋转涂敷的方式在晶片表面涂一层苯丙环丁烯(BCB)，BCB的厚度约为4μm左右，将台阶全部覆盖在内；

步骤4：先在低温90℃的条件下烘烤20分钟对BCB进行预固化，然后在退火炉中用280℃高温对BCB进行彻底固化处理；

步骤5：用光刻方法刻蚀出图形，露出需要加厚的金属层位置，继续采用光刻剥离工艺方式，在BCB上定义出CPW共平面电极的蒸镀区域，采用电镀的方法在BCB表面制作CPW延伸电极，并与P、N区金属层接触。

电镀方式可以使CPW金层沿着BCB的开孔从BCB下面的P、N电极接触处层均匀的爬坡到BCB表面上，可以很好的解决P、N台面高度落差的问题。

顶层InGaAs欧姆接触层进行Zn掺杂，提高顶层p型掺杂浓度，减小欧姆接触串联电阻；采用聚酰亚胺或BCB材料进行台面平坦化工艺，减小了因为电极爬坡与电极不共面引起的寄生电容。

单片集成型平衡光电探测器芯片可以通过改变芯片P电极版图、N电极版图、光敏区直径以及间距尺寸等改变管芯的外形结构；也可以采用类似其他金属膜层(如Ti/Au、Ti/Al/Pt/Au)来代替CrAu、Ti/Pt/Au作为制金属膜层。

在进行电极制作时可以其他化学材料如聚酰亚胺替代BCB材料进行台面平坦化工艺；采用湿法腐蚀的方式替代金属剥离工艺制作电极；对电极进行电镀时，可以采用其他多次蒸发或溅射等金属膜工艺方式替代电镀工艺加厚金属层。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。