具体实施方式

以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。而且，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。再者，本公开可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。

此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。应该理解，除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。

各个实施例提供了具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括具有用作栅电极的字线区域、用作第一源/漏电极的位线区域和用作第二源/漏电极的源极线区域的薄膜晶体管(TFT)。每个TFT 还包括绝缘存储膜(例如，作为栅极电介质)和氧化物半导体(OS)沟道区域。

图1A、图1B和图1C示出根据一些实施例的存储器阵列的示例。图 1A以三维视图示出部分存储器阵列200的示例；图1B示出存储器阵列200 的电路图；图1C示出根据一些实施例的存储器阵列200的俯视图。存储器阵列200包括可以布置在行和列的网格中的多个存储器单元202。存储器单元202可以进一步垂直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如半导体衬底上形成的一个或多个有源器件(例如，晶体管)的上方。在一些实施例中，存储器阵列可以设置在互连层的顶部金属层中，诸如半导体管芯中所有其他互连层的上方。在其他实施例中，存储器阵列可以设置在互连层的中间金属层中，并且半导体管芯可以包括，例如，存储器阵列上方和下方的附加互连层。

在一些实施例中，存储器阵列200是闪存阵列，诸如NOR闪存阵列等。每个存储器单元202可以包括具有绝缘的存储器膜90作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦合至相应的字线，每个TFT 204的第一源极/漏极区域电耦合至相应的位线，以及每个TFT 204的第二源极/漏极区域电耦合到相应的源极线，该源极线将第二源极/漏极区域电耦合至地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而存储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。

存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，电介质层52设置在导线72的相邻导线之间。导线72在平行于底层基板的主表面的方向上延伸(在图1A和1B中未明确示出)。导线72可以具有阶梯结构，从而较低的导线72比较高的导线72长，并且较低的导线72横向延伸超过较高的导线72的端点。例如，在图1A中示出的导线72的多个堆叠的层中，最高的导线72是最短的导线，以及最低的导线72是最长的导线。导线72的各自的长度可以在朝向底层基板的方向上增加。以这种方式，可以从存储器阵列200的上方到达每个导线72的一部分，并且可以对每个导线72的暴露部分布置导电触电。

存储器阵列200还包括多个导线106(例如，位线)和导线108(例如，源极线)。导线106和108可以均在垂直于导线72的方向上延伸。电介质材料98设置在相邻的导线106和导线108之间并且将它们隔离。

导线106和108的导线对以及相交的导线72定义每个存储器单元202 的边界，并且电介质材料102设置在导线106和108的相邻的导线对之间并且将它们隔离。在一些实施例中，导线108电耦合至地。尽管图1A示出了导线106相对于导线108的特定布置，但是应当理解，在其他实施例中，导线106和108的布置可以移动。

在一些实施例中，导线106和108可以由减小存储器单元202中的接触电阻的材料形成。例如，在一些实施例中，导线106和108可以包括低功函数材料(例如，小于4.6)。作为形成导线106和108的一部分，可以执行退火工艺，以在OS层92和导线106、108之间的边界处的沟道区域中形成多晶的、含金属的区域。因此，与导线106和108接触的多晶区域可以是低电阻率区域，而不管OS层92的剩余部分的物相(例如，晶状的或无定形的)如何，从而减小了TFT 204中的接触电阻。在一些实施例中，导线106和108可以包括具有低电阻率、具有降低的氧化趋势(例如，比纯铜更不易氧化)的铜基合金。在导线106和108包括具有低电阻率的铜基合金的实施例中，可以进一步改善TFT 204中的电流驱动。

在一些实施例中，至少部分与OS层92接触的导线106和108可以是低功函数材料，该材料能够引起OS层92的表面金属化，以减小OS层92 和导线106/108之间的界面处的接触电阻。在一些实施例中，导线106和 108可以在与OS层92的界面处包括合金，并且该合金可以具有低电阻率、具有降低的氧化趋势(例如，比纯铜更不易氧化)。各种实施例可以实现优势。例如，作为形成导线106/108的一部分，可以执行退火工艺，以在 OS层92和导线106/108之间的边界处在OS层92中形成多晶金属氧化物区域。可以通过由退火工艺触发的低功函数材料与OS层92之间的相互作用形成多晶区域。因此，与导线106/108接触的多晶区域可以是低电阻率区域，而不管OS层92的剩余部分的物相(例如，晶状的或无定形的)如何，从而减小接触电阻。在导线106和108包括具有低电阻率的铜基合金的实施例中，可以进一步改善电流驱动。

如上所述，存储器阵列200还可以包括氧化物半导体(OS)层92。 OS层92可以为存储器单元202的TFT 204提供沟道区域。例如，当通过相应的导线72施加适当的电压(例如，高于对应TFT 204的相应阈值电压 (Vth))，与导线72相交的OS层92的区域可以允许电流从导线106流到导线108(例如，在箭头206指示的方向上)。OS层92可以具有相对低的氢浓度，诸如，由飞行时间二次离子质谱(ToF-SIMS)分析所测量的，在每立方厘米约10²⁰至约10²²个原子的范围内。因此，相比于OS层具有较高氢浓度的TFT，TFT 204的稳定性可以提高。

存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为TFT 204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化铪锆、掺硅氧化铪等。因此，存储器阵列200也可以被称为铁电随机存取存储器(FERAM)阵列。或者，存储器膜90可以是包括在两个SiO_x层(例如，ONO结构)之间的SiN_x层、不同的铁电材料、不同类型的存储层(例如，能够存储位的)等的多层结构。

在存储器膜90包括铁电材料的实施例中，可以在两个不同方向之一上使存储器膜90极化，以及可以通过在存储器膜90上施加适当的电压差并产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以延伸过多个存储器单元202。根据存储器膜90的特定区域的极化方向，相应 TFT 204的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，相应的TFT 204可以具有相对低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，相应的TFT 204可以具有相对高的阈值电压。两个阈值电压之间的差异可以称为阈值电压漂移。较大的阈值电压偏移使得更容易(例如，不易出错)读取存储在相应存储器单元202中的数字值。

在这样的实施例中，为了在存储器单元202上执行写操作，在存储器单元202对应的存储器膜90的部分上施加写电压。例如，可以通过施加适当的电压到相应的导线72(例如，字线)和相应的导线106/108(例如，位线/源极线)，来施加写电压。通过在存储器膜90的部分上施加写电压，可以改变存储器膜90的区域的极化方向。因此，相应TFT 204对应的阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元202中。因为导线72与导线106和108相交，所以可以为写操作选择单独的存储器单元202。

为了在存储器单元202上执行读取操作，将读电压施加到相应的导线 72(例如，TFT 204的字线/栅电极)，以及将电流施加到相应的导线106 (例如，位线)。读电压可以在TFT204的低阈值电压和高阈值电压之间。根据FE材料90的相应区域的极化方向，存储器单元202的TFT 204可以导通或不导通。因此，导线106可以通过导线108(例如，耦合到地的源极线)放电或不放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，所以可以为读操作选择单独的存储器单元202。

图1A进一步示出了在后面的图中使用的存储器阵列200的参考截面。截面B-B′沿着导线72的纵轴并且在例如平行于TFT 204的电流流向的方向上。截面C-C′垂直于截面B-B'并且平行于导线72的纵轴。截面C-C' 延伸通过导线106。截面D-D'平行于截面C-C'并且延伸通过电介质材料 102。为了清楚，后续附图参考这些参考截面。

在图2中，提供衬底50。衬底50可以是半导体衬底，诸如体半导体，绝缘体上半导体(SOI)衬底等，可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶片，诸如硅晶片。通常，SOI衬底是形成在绝缘层上半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘层，通常为硅或玻璃衬底。也可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅，砷化镓、磷化镓、磷化铟，砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、镓铟砷、镓铟磷和/或镓铟砷磷的合金半导体；或其组合。

图2进一步示出了可以形成在衬底50上方的电路。电路包括在衬底 50的顶部表面处的有源器件(例如，晶体管)。晶体管可以包括在衬底的顶部表面上方的栅极电介质层202和栅极电介质层202上方的栅电极204。源极/漏极区域206位于衬底50中、栅极电介质层202和栅电极204的相对侧上。栅极间隔件208沿着栅极电介质层202的侧壁形成，并且通过适当的横向距离将源极/漏极区域206与栅电极204分开。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。

第一ILD 210围绕并隔离源极/漏极区域206、栅极电介质层202和栅电极204，以及第二ILD 212位于在第一ILD 210上方。源极/漏极接触件214延伸穿过第二ILD 212和第一ILD 210，并且电耦合到源极/漏极区域 206，以及栅极接触件216延伸穿过第二ILD 212，并且电耦合到栅电极204。包括一个或多个堆叠的电介质层224和形成在一个或多个电介质层224中的导电部件222的互连结构220，位于第二ILD 212、源极/漏极接触件214 和栅极接触件216上方。尽管图2示出两个堆叠的电介质层224，但是应当理解，互连结构220可以包括具有导电特征222设置在其中的任意数量的电介质层224。互连结构220可以电连接到栅极接触件216和源极/漏极接触件214，以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等、或其组合。尽管图2讨论了形成在衬底50上的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。

在图3A和图3B中，多层堆叠58形成在图2的结构上方。为了简单和清楚，可以从后续附图中省略衬底50、晶体管、ILD和互连结构120。尽管多层堆叠58示出为接触互连结构220的电介质层224，但是可以在衬底50和多层堆叠58之间设置任意数量的中间层。例如，多层堆叠58可以位于互连结构220上方，并且可以在衬底50和多层堆叠58之间设置在绝缘层(例如，低k电介质层)中包括导电部件的一个或多个附加互连层。在一些实施例中，可以图案化导电部件，来为衬底50和/或存储器阵列200 (见图1A和图1B)上的有源器件提供电源、接地和/或信号线。

多层堆叠58包括导线72A-D(统称为导电层54)和电介质层52A-C (统称为电介质层52)的交替的层。可以在随后的步骤中图案化导电层54，以限定导线72(例如，字线)。导电层54可以包括诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等的导电材料，并且电介质层52可以包括诸如氧化硅、氮化硅、氮氧化硅、其组合等的绝缘材料。导电层54和电介质层52可以各自使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图 3A和3B示出特定数量的导电层54和电介质层52，但其他实施例可以包括不同数量的导电层54和电介质层52。

图4至图12B是根据一些实施例的制造存储器阵列200的阶梯结构的中间阶段的视图。图4至图11和图12B沿图1A中所示的参考截面B-B’示出。图12A以三维图示出。

在图4中，光刻胶56形成在多层堆叠58上方。如上所述，多层堆叠 58可包括导电层54(标记为54A、54B、54C和54D)和电介质层52(标记为52A、52B和52C)的交替层。可以通过使用旋涂技术形成光刻胶56。

在图5中，图案化光刻胶56以暴露区域60中的多层堆叠58，同时掩盖多层堆叠58的剩余部分。例如，多层堆叠58的最顶层(例如，导电层 54D)可以暴露在区域60中。可以使用可接受的光刻技术来图案化光刻胶 56。

在图6中，使用光刻胶56作为掩模来蚀刻区域60中的多层堆叠58的暴露部分。蚀刻可以是诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以去除区域60中的导电层54D和电介质层52C的部分并且限定开口61。因为导电层54D和电介质层52C具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54D时，电介质层52C用作蚀刻停止层，并且在蚀刻电介质层 52C时，导电层54C用作蚀刻停止层。因此，可以选择性地去除导电层54E 和导电层54D的部分，而不去除多层堆叠58的剩余层，并且开口61可以延伸到期望的深度。可替代地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止开口61的蚀刻。在产生的结构中，导电层54C暴露在区域60中。

在图7中，调整光刻胶56以暴露多层堆叠58的另外的部分。可以使用可接受的光刻技术来调整光刻胶。作为调整的结果，光刻胶56的宽度减小，并且可以暴露多层堆叠58在区域60和62中的的部分。例如，导电层 54C的顶部表面可以暴露在区域60中，以及导电层54D的顶部表面可以暴露在区域62中。

在图8中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺，去除区域60和62中的导电层54D、电介质层52C、导电层54C和电介质层52B 的部分。蚀刻可以是诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠58中。由于导电层54D /54C和电介质层52C/52B具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54D时，电介质层52C用作蚀刻停止层；在蚀刻电介质层52C时，导电层54C用作蚀刻停止层；在蚀刻导电层54C时，电介质层52B作为蚀刻停止层；以及在蚀刻电介质层52B时，导电层54B用作蚀刻停止层。因此，可以选择性地去除导电层54D/54C和电介质层52C/52B的部分，而不去除多层堆叠58 的剩余层，并且开口61可以延伸到期望的深度。此外，在蚀刻过程中，导电层54和电介质层52的未蚀刻部分用作下层的掩模，以及因此，导电层 54D和电介质层52C(见图7)的先前的图案可以转移至下面的导电层54C 和电介质层52B。在产生的结构中，导电层54B暴露在区域60中，以及导电层54C暴露在区域62中。

在图9中，调整光刻胶56以暴露多层堆叠58的另外的部分。可以使用可接受的光刻技术调整光刻胶。作为调整的结果，光刻胶56的宽度减小，并且可以暴露多层堆叠58在区域60、62和64中的部分。例如，导电层 54B的顶部表面可以在区域60中暴露；导电层54B的顶部表面可以在区域 60中暴露。导电层54C的顶部表面可以暴露在区域62中。导电层54D的顶部表面可以暴露在区域64中。

在图10中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺，去除区域60、62和64中的导电层54D、54C和54B的部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠58中。在一些实施例中，在蚀刻导电层54D 时，电介质层52C用作蚀刻停止层；在蚀刻导电层54C时，电介质层52B 作为蚀刻停止层；以及电介质层52A用作蚀刻导电层54B的蚀刻停止层。因此，可以选择性地去除导电层54D、54C和54B的部分，而不去除多层堆叠58的剩余层，并且开口61可以延伸到期望的深度。此外，在蚀刻过程中，每个电介质层52用作下层的掩模，并且因此，电介质层52C/52B 的先前的图案(参见图9)可以转移至下面的导电层54C/54B。在产生的结构中，电介质层52A暴露在区域60中；电介质层52B暴露在区域62中，以及电介质层52C暴露在区域64中。

在图11中，可以例如通过可接受的灰化或湿剥离工艺去除光刻胶56。因此，形成阶梯结构68。阶梯结构包括交替的导电层54和电介质层52的堆叠。下面的导电层54较宽并且横向延伸超过上面的导电层54，并且每个导电层54的宽度在朝向衬底50的方向上增加。例如，导电层54A可以比导电层54B长；导电层54B可以比导电层54C长；以及导电层54C可以比导电层54D长。因此，在随后的工艺步骤中，可以从阶梯结构68上方到每个导电层54设置导电接触件。

在图12中，金属间电介质(IMD)70沉积在多层堆叠58上方。IMD70 可以由电介质材料形成，并且可以通过诸如CVD、等离子增强CVD (PECVD)或FCVD的任意合适的方法沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任意可接受的工艺形成的其他绝缘材料。IMD 70沿着导电层54的侧壁以及电介质层52的侧壁延伸。此外，IMD 70可以接触每个电介质层52的顶部表面。

如图12进一步所示，然后将去除工艺应用于IMD 70，以去除多层堆叠58上方的多余的电介质材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露多层堆叠58，使得多层堆叠58和IMD 70的顶部表面在平坦化工艺完成之后是齐平的。

图13至图17B是根据一些实施例的存储器阵列200的制造中的中间阶段的视图。在图13至图17B中，形成多层堆叠58并且在多层堆叠58中形成沟槽，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步为存储器阵列200的所得TFT提供栅电极。图17A 以三维视图示出。图13至图16和图17B沿图1A中所示的参考截面C-C’示出。

在图13中，硬掩模80和光刻胶82沉积在多层堆叠58上方。硬掩模层80可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、 PECVD等沉积。例如，可以通过使用旋涂技术来形成光刻胶82。

在图14中，图案化光刻胶82以形成沟槽86。可以使用可接受的光刻技术图案化光刻胶。例如，将光刻胶82暴露于光以图案化。在暴露工艺之后，可以根据使用负型抗蚀剂还是正型抗蚀剂，显影光刻胶82以去除光刻胶的暴露部分或未暴露部分，从而限定成型沟槽86的图案。

在图15中，使用可接受的蚀刻工艺将光刻胶82的图案转移至硬掩模 84，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模84的沟槽 86。例如，可以通过灰化工艺去除光刻胶82。

在图16中，使用一个或多个可接受的蚀刻工艺将硬掩模84的图案转移至多层堆叠58，例如通过湿或干蚀刻、反应性离子蚀刻(RIE)，中性束蚀刻(NBE)等，或其组合。蚀刻工艺可以是各向异性的。因此，延伸穿过多层堆叠58的沟槽86和导线72(例如，字线)由导电层54形成。通过蚀刻穿过导电层54的沟槽86，可以将相邻的导线72彼此分离。随后，在图17A和图17B中，然后可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等可接受的工艺，去除硬掩模84。由于多层堆叠58的阶梯形状(见例如图12)，导线72可以具有在朝向衬底50的方向上增加的不同的长度。例如，导线72A可以比导线72B长；导线72B可以比导线 72C长；以及导线72C可以比导线72D长。

图18A至图23C示出了形成和图案化用于沟槽86中TFT 204(见图 1A)的沟道区域。图18A、图19A和图23A以三维视图示出。在图18B、图19B、图20、图21、图22和图23B中，提供了沿图1A的线C-C’截面图。图23C示出了相应的TFT结构的俯视图。

在图18A和图18B中，在沟槽86中共形地沉积存储器膜90。存储器膜90可以具有能够存储位的材料，例如，能够通过在存储器膜90上施加适当的电压差，在两个不同的极化方向之间切换的材料。例如，由于施加电压差产生的电场，存储器膜90的极化可以改变。

例如，存储器膜90可以是高k电介质材料，例如基于铪(Hf)的电介质材料等。在一些实施例中，存储器膜90包括铁电材料，例如，氧化铪、氧化铪锆、掺硅氧化铪等。在其他实施例中，存储器90可以是包括两个SiO _x层(例如，ONO结构)之间的SiN_x层的多层结构。在其他实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。存储器膜 90可以通过CVD、PVD、ALD、PECVD等来沉积，以沿着沟槽86的侧壁和底部表面延伸。在沉积存储器膜90之后，可以执行退火步骤(例如，在约300℃至约600℃的温度范围)，来实现期望的结晶相，改善膜质量以及为存储器膜90减少膜相关的缺陷/杂质。在一些实施例中，退火步骤还可以低于400℃，以满足BEOL热预算，以及减少由于高温退火工艺在其他部件中产生的缺陷。

在图19A和图19B中，OS层92共形地沉积在存储器膜90上方的沟槽86中。OS层92包括适于为TFT(例如，TFT 204，见图1A)提供沟道区域的材料。在一些实施例中，OS层92包括含铟的材料，例如 In_xGa_yZn_zMO，其中M可以是Ti、Al、Ag、Si、Sn等。X、Y和Z可以分别是0和1之间的任意值。在其他实施例中，可以将不同的半导体材料用于OS层92。可以通过CVD、PVD、ALD、PECVD或CVD等沉积OS 层92。OS层92可以沿着FE层90上方的沟槽86的侧壁和底部表面延伸。在沉积OS层92之后，可以在与氧相关的环境中执行退火步骤(例如，在约300℃至约450℃的温度范围)以激活OS层92的电荷载体。

在图20中，电介质材料98A沉积在沟槽86的侧壁和底部表面上并且位于OS层92上方。电介质材料98A可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、PECVD等来沉积。

在图21中，例如，使用光刻和蚀刻的组合来去除沟槽86中的电介质材料98A的底部。蚀刻可以是任意可接受的蚀刻工艺，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。

随后，也如图21所示，电介质材料98A可以用作蚀刻掩模，以蚀刻穿过沟槽86中OS层92的底部。蚀刻可以是任意可接受的蚀刻工艺，例如通过湿蚀刻或干蚀刻、反应离子刻蚀(RIE)、中性束刻蚀(NBE)等或其组合。刻蚀可以是各向异性的。蚀刻OS层92可以暴露沟槽86的底部表面上的存储器膜90的部分。因此，沟槽86的相对侧壁上的OS层92的部分可以彼此分离，这改善了存储器阵列200(见图1A)的存储器单元202 之间的隔离度。

在图22中，可以沉积附加的电介质材料98B以填充沟槽86的剩余部分。电介质材料98B可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、PECVD等沉积。在一些实施例中，电介质材料98B 可以具有与电介质材料98A相同的材料组分，并且可以使用与电介质材料 98A相同的工艺形成。或者，电介质材料98B可以具有与电介质材料98A 不同的材料组分，和/或通过与电介质材料98A不同的工艺形成。

在图23A至图23C中，然后对电介质材料98、OS层92和存储器膜 90应用去除工艺，以去除多层堆叠58上方的多余材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺，其组合等。平坦化工艺暴露多层堆叠58，使得在平坦化工艺完成之后，多层堆叠58的顶部表面是平坦的。图23C示出了图23A中所示结构的相应俯视图。

图24A至图29B示出了在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以进一步为存储器阵列(见图1A-图1C)中的TFT 204提供源极/漏电极。导线106和108可以包括具有相对低的功函数的材料，该材料能够引起OS层92的表面金属化，以减小TFT 204中的接触电阻。导线106和108可以沿着垂直于导线72的方向延伸，从而可以选择存储器阵列200的单独的单元来用于读取和写入操作。图24A、图25A、图26A和图27A示出沿图1A的截面C-C’的截面图；图24B、图25B、图26B、图27B、图28和图29B示出相应的俯视图；以及图29A示出沿图1A的截面D-D’的截面图。

在图24A和图24B中，通过电介质材料98(包括电介质材料98A和电介质材料98B)图案化沟槽100。例如，可以通过光刻和蚀刻的组合来执行图案化沟槽100。沟槽100可以设置在OS层92的相对侧壁之间，并且通过OS层92暴露存储器膜90的顶部表面。

在图25A和图25B中，导电材料150形成在沟槽100中、OS层92的侧壁上。导电材料150可以具有相对低的功函数，例如小于约4.6的功函数。例如，导电材料150可以包括钛、铱、钌、导电氧化物(例如，诸如 LaNiO、InSnO、InZnO、CdSnO的陶瓷，掺杂铝的ZnO，F-SnO等)。已经观察到，当导电材料150具有低功函数时(例如，在上述范围内)，导电材料150能够引起OS层92的表面金属化，以减小在OS层92和导电材料150之间的界面处的接触电阻。进一步观察到，通过提供具有低功函数 (例如，小于4.6)的导电材料150，可以减小导电材料150和OS层92之间的势垒高度，并且可以增加电子隧穿速度。可以通过CVD、PVD、ALD、 PECVD等来沉积导电材料150。

在沉积导电材料150之后，可以执行退火工艺，以在OS层92与导电材料150之间的界面152处引起OS层92的表面金属化。在一些实施例中，退火工艺可以是至少约300℃的温度，足以引起OS层92的表面金属化。作为退火工艺的结果，可以在OS层92和导电材料150之间的界面152处形成多晶区域92'。例如，可以通过OS层92的InOa成分与导电材料150 的金属成分(以下表示为M')之间的反应，来形成多晶区域92'。可以根据等式(1)和(2)表示反应，其中a和b各自为0至1之间的整数，以及Vo表示膜产生的缺陷(例如，膜中的氧空位和/或不足)。

InO_a+M’→M’O_b+InO_a-b+Vo (1)

Vo→Vo²⁺+2e^- (2)

如上所述，多晶区域可以包括金属氧化物，并且金属氧化物的金属元素可以与导电材料150的金属元素相同。在一些实施例中，多晶区域92' 的厚度(例如，多晶区域92'延伸到OS层92中的深度)可以在约1nm至约10nm的范围内，或在约1nm至约5nm的范围内。已经观察到，通过具有相对薄的多晶区域(例如，在上述范围内)，电子可以更容易地隧穿穿过导电材料150和OS层92之间的边界。在其他实施例中，多晶区域可以具有不同的厚度。OS层92的剩余部分(例如，多晶区92’外部)可以保持与退火工艺之前相同的晶体阶段。例如，OS层92的剩余部分可以保持非晶形。

也如图25A和图25B中所示，然后将去除工艺应用于导电材料150，以去除多层堆叠58上方的多余材料。在一些实施例中，可以使用诸如CMP、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露多层堆叠58，使得在完成平坦化工艺之后，多层堆叠58、存储器膜90、OS层92和导电材料 150的顶部表面是齐平的。

图26A至图27B示出了制造步骤，其中导电材料的中心部分由不同的导电材料代替。因此，导线106和108(见图28)可以包括两种不同的材料(例如，如下所述的导电材料150和导电材料156)。图26A至图27B 所示的步骤是可选的，并且在一些实施例中可以省略。在这样的实施例中，导线106和108可以仅包括图31A至图31C所示的导电材料150。

在图26A和图26B中，通过导电材料150图案化沟槽154。例如，可以通过光刻和蚀刻的组合来执行图案化沟槽154。沟槽100可以设置在导电材料150的相对侧壁之间，并且导电材料150的剩余部分可以设置在沟槽100和OS层92之间。沟槽154延伸穿过导电材料150和OS层92，以暴露下面的存储器膜90。

在图27A和图27B中，沉积导电材料156以填充沟槽154。可以设置导电材料156，并且导电材料156接触导电材料150的相对部分。在一些实施例中，导电材料156可以具有相对低的功函数，例如功函数小于约5 eV。例如，导电材料156可以包括TiN、W、Ti、MoTi、CuMgAl、Ru、 Al、Ta、TaN、CuMn、CuAlZn、其组合等。可以通过CVD、PVD、ALD， PECVD等来沉积导电材料156。已经观察到，通过提供具有低功函数(例如，在上述范围内)的导电材料156，可以减小导电材料156与导电材料 150/OS层92之间的势垒高度，并且可以提高电子隧穿速度。在沉积之后，可以利用诸如CMP、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露多层堆叠58，使得在完成平坦化工艺之后，多层堆叠58、存储器膜90、 OS层92、导电材料150和导电材料156的顶部表面是齐平的。

由于形成低功函数(例如，小于约4.6)的导电材料150以及形成OS 层92中的多晶区域92'，电子可以直接从导电材料156、通过材料150、以及跨过OS层92的沟道区域隧穿。例如，由于形成根据各种实施例的导电材料，OS层92可以包括低电阻率区域(例如，多晶区域92’)，而不管 OS层92的物相如何(例如，晶状的或无定形的)。因此，可以减小接触电阻。这种减小的电阻率和改善的电子隧穿由图27C的带隙图300示出，其示出了导电材料156、导电材料150和OS层92的导带(E_C)、价带(E_V)、费米能级(E_F)和真空能级(E_VAC)。价带和导带是最接近费米能级的带，并且确定材料的导电性。此外，价带是电子能量的最高范围，其中电子通常在绝对零温度下存在，而导带是空电子状态的最低范围。此外，相比于例如纯铜，导电材料150和/或导电材料156可以是更不易受到不期望的氧化。因此，可以避免由于氧化引起的器件性能衰减。

在图28中，通过导电材料150、导电材料156和OS层92图案化沟槽 158。例如，可以通过光刻和蚀刻的组合来执行图案化沟槽158。沟槽158 可以设置在存储器膜90的相对侧壁之间。因此，导线106和108由导电材料150和导电材料156的剩余部分限定。每个导线106通过电介质材料98 与相邻的导线108分隔，以及成对的导线106/108由沟槽158隔开。OS层92的离散的部分从相应的导线106至相应的导线108连续地延伸。导线106 可以对应于存储器阵列中的位线，以及导线108可以对应于存储器阵列200 中的源极线。此外，导线106/108可以为存储器阵列200中的TFT 204(见图29A和图29B)提供源/漏电极。

在图29A和图29B中，电介质材料102沉积在沟槽158中并且填充沟槽158。图29B示出图29A中的线D-D’的截面图。电介质层102可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、PECVD 等沉积。电介质层102可以在存储器膜90上方沿着沟槽86的侧壁和底部表面延伸。沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)，以去除电介质材料102的多余部分。在产生的结构中，多层堆叠58、存储器膜90、OS层92、电介质材料102和导线106/108的顶部表面可以是基本齐平的(例如，在工艺变化内)。

这样堆叠的TFT 204可以形成在存储器阵列200中。每个TFT 204包括栅电极(例如，相应导线72的部分)、栅极电介质(例如，相应存储器膜90的部分)、沟道区域(例如，相应OS层92的部分)、以及源电极和漏电极(例如，相应导线106和108的部分)。电介质材料102将相同列中和相同垂直测量线上的相邻TFT 204隔离开。TFT 204可以设置在垂直堆叠的行和列的阵列中。

在图30A、图30B、图30C和图30D中，接触件110形成至导线72、导线106和导线108上。图30A示出存储器阵列200的透视图；并且图30B 示出存储器阵列200的俯视图；图30C示出沿图30A的线30C’-30C’的器件和下面的衬底的截面图；以及图30D示出沿图1A的线B-B’的器件截面图。在一些实施例中，阶梯形状的导线72可以在每个导线72上提供表面，以将导电接触件110着落在其上。例如，形成接触件110可以包括使用光刻和蚀刻的组合，在IMD70和电介质层52中图案化开口，以暴露导电层54的部分。诸如扩散阻挡层、粘附层等的衬垫(未示出)，以及导电材料形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺，以从IMD 70的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件110。

也如图30A的透视图所示，也可以分别对导线106和导线108制作导电接触件112和114。导电接触件110、112和114可以分别电连接到导线 116A、116B和116C，导电接触件110、112和114将存储器阵列连接到半导体管芯中的下层/上层电路(例如，控制电路)和/或信号、电源和地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C电连接到互连结构220的下层电路和如图30C所示的衬底50上的有源器件。可以形成穿过IMD 70的其他导电通孔，以将导线116A和116B电连接到互连结构220 的下层电路。在替代实施例中，可以由形成在存储器阵列200上方的互连结构提供去向和来自存储器阵列的布线和/或电源线，以补充或替代互连结构220。因此，可以完成存储器阵列200。

图31A、图31B和图31C示出根据替代实施例的存储器阵列200的截面图。图31A示出沿图1A和图31B的截面C-C’的截面图。图31B示出相应的俯视图，以及图31C示出沿图1A和图31B的截面D-D’的截面图。存储器阵列200可以与存储器阵列基本相似，其中相似的参考标号表示由相似的工艺形成的相似的元件。然而，在存储器阵列200中，省略了导电材料156(见图29B)和图26A至图27B所示的步骤。因此，导线106和 108由低功函数的导电材料150形成。导电材料150可以类似于上述，具有低功函数(例如，小于4.6)以减小导线106/108和OS层92之间的电阻率。此外，例如，可以通过退火工艺在OS层92中与导电材料150的边界处形成多晶区域92'。

图32A至图35C示出根据一些替代实施例的在存储器阵列200中形成导线106和108的中间步骤。存储器阵列200可以类似于存储器阵列200，其中除非另有说明，否则相似的参考标号表示通过相似的工艺形成的相似的元件。在图32A至图35C中，以“A”结尾的图示出3D视图；以“B”结尾的图示出俯视图，而以“C”结尾的图示出与图1A的线C-C’平行的相应截面图。

在图32A、图32B和图32C中，通过OS层92和电介质材料98(包括电介质材料98A和电介质材料98B)图案化沟槽100。图32C示出图32B 中的线C-C’的截面图。例如，可以通过光刻和蚀刻的组合来图案化沟槽 100。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以物理分隔存储器阵列200(见图1A)中的相邻堆叠的存储器单元。此外，在俯视图(见图32B)中，沟槽100可以具有交错构造。可替代地，类似于以上对存储器阵列200所示的方式，可以对准沟槽100。

在图33A、图33B和图33C中，电介质材料102沉积在沟槽100中并且填充沟槽100。图33C示出图33B中的线C-C’的截面图。电介质层102 可以包括例如氧化硅、氮化硅、氮氧化硅等，可以通过CVD、PVD、ALD、 PECVD等沉积。电介质层102可以在OS层92上方沿着沟槽86的侧壁和底部表面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除电介质材料102的多余部分。在产生的结构中，多层堆叠58、存储器膜90、OS层92和电介质材料102的顶部表面可以基本上是齐平的 (例如，在工艺变化内)。在一些实施例中，可以选择电介质材料98和 102的材料，使得它们可以相对于彼此被选择性地蚀刻。例如，在一些实施例中，电介质材料98是氧化物，以及电介质材料102是氮化物。在一些实施例中，电介质材料98是氮化物，以及电介质材料102是氧化物。其他材料也是可能的。

在图34A、图34B和图34C中，图案化沟槽104以用于导线106和108。图34C示出图34B中的线C-C’的截面图。例如，通过使用光刻和蚀刻的组合图案化电介质材料98(包括电介质材料98A和电介质材料98C)，来图案化沟槽104。

例如，光刻胶118可以沉积在多层堆叠58、电介质材料98、电介质材料102、OS层92和存储器膜90上方。例如，可以通过使用旋涂技术形成光刻胶118。图案化光刻胶82以限定开口120。每个开口120可以与电介质材料102的对应区域重叠，并且每个开口120可以进一步部分地暴露电介质材料98的两个单独的区域。例如，每个开口120可以暴露电介质材料102的区域；部分暴露电介质材料98的第一区域；以及部分地暴露电介质材料98的第二区域，该第二区域通过电介质材料102的区域与电介质材料 98的第一区域分隔开。以这种方式，每个开口120可以限定导线106、以及通过电介质材料102分隔开的相邻导线108的图案。可以使用可接受的光刻技术来图案化光刻胶。例如，光刻胶82暴露于光以用于图案化。在曝光工艺之后，可以根据使用的是负型抗蚀剂还是正型抗蚀剂，显影光刻胶 82以去除光刻胶的暴露部分或未暴露部分，从而限定形成开口120的图案。

随后，例如，可以通过蚀刻去除由开口120暴露的部分电介质材料98。蚀刻可以是任意可接受的蚀刻工艺，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻电介质材料98而不显著蚀刻电介质材料102的蚀刻剂。因此，即使通过开口120暴露电介质材料102，电介质材料102也不会被显著去除。沟槽104的图案可以对应于导线106和108(见图35A、图 35B和图35C)。例如，部分电介质材料98可以保留在每对沟槽104之间，并且电介质材料102可以设置在沟槽104的相邻对之间。在图案化沟槽104 之后，例如，可以通过灰化去除光刻胶118。

在图35A、图35B和图35C中，沟槽104填充有导电材料，以形成导线106和108。图35C示出图35B中的线C-C’的截面图。导线106和108 可各自包括导电材料，例如具有高氧化性次要金属(例如，Zn、Si、Mg、 Ca、Ni、Co、Mo、Ti、W)的铜基合金或铜铝基合金。例如，在一些实施例中，导线106和108可以包括Cu(或CuAl)和Zn、Si、Mg、Ca、 Ni、Co、Mo、Ti、W等的合金。导线106和108中的次要金属的百分比可以在约0.1at％至约10at％的范围内。已经观察到，通过包括上述量的次要金属，即使进行在约300℃至约500℃的温度下、在氮气(N2)环境中一个小时的退火之后，导线106和108仍可以保持低的电阻率(例如，小于约 10mΩ每cm)。这样，由于导线106和108的材料比纯金属更不易氧化或铜扩散，因此导线106和108可以更坚固并且能够维持后续工艺。铜基合金可以进一步改善TFT 204中的电流驱动。

在沉积导线106和108之后，可以执行平坦化(例如CMP，回蚀刻等)，以去除导电材料的多余部分，从而形成导线106和108。在产生的结构中，多层堆叠58、存储器膜90、OS层92、导线106和导线108的顶部表面可以基本齐平(例如，在工艺变化内)。导线106可以对应于存储器阵列中的位线，以及导线108可以对应于存储器阵列200中的源极线。尽管图35C示出了仅示出导线106的截面图，但是导线108的截面图可以是相似的。

因此，堆叠的TFT204可以形成在存储器阵列200中。每个TFT 204 包括栅电极(例如，相应导线72的部分)、栅极电介质(例如，相应存储器膜90的部分)、沟道区域(例如，相应OS层92的一部分)、以及源电极和漏电极(例如，相应导线106和108的部分)。电介质材料102将相同列中和相同垂直测量线上的相邻TFT 204隔离开。TFT 204可以设置在垂直堆叠的行和列的阵列中。可以执行与上述类似的后续工艺，以形成从导线72、106和108到器件的下层电路的互连，并达到如上图30A至图 30D中所描述的相似结构。

各种实施例提供了具有垂直堆叠的存储器单元的3D存储器阵列。存储器单元各自包括具有存储器膜、栅极电介质材料和氧化物半导体沟道区域的TFT。TFT包括源电极/漏电极，源电极/漏电极在存储器阵列中也是源极线和位线。在一些实施例中，存储器阵列中的源极线和位线可以由减小存储器单元中接触电阻的材料形成。

例如，在一些实施例中，源极线和位线可以包括低功函数材料(例如，小于4.6)。作为形成源极线和位线的部分，可以执行退火工艺，以在沟道区域与源极线/位线之间的边界处形成多晶的、含金属的区域。因此，接触源极线/位线的多晶区域可以是低电阻率区域，而不管沟道区域的剩余部分的物相(例如，晶状的或无定形的)如何，从而减小TFT中的接触电阻。在一些实施例中，源极线/位线可以包括具有低电阻率、具有降低的氧化趋势(例如，比纯铜更不易氧化)的铜基合金。在源极线和位线包括具有低电阻率的铜基合金的实施例中，可以进一步改善电流驱动。

在一些实施例中，存储器单元包括位于半导体衬底上方的薄膜晶体管，该薄膜晶体管包括：接触字线的存储器膜；以及接触源极线和位线的氧化物半导体(OS)层，其中，存储器膜设置在OS层和字线之间，其中，源极线和位线均包括接触OS层的第一导电材料，以及其中第一导电材料具有小于4.6的功函数。存储器单元还包括将源极线和位线隔开的电介质材料。可选地，在一些实施例中，第一导电材料包括LaNiO、InSnO、InZnO、 CdSnO、Al掺杂的ZnO、或F-SnO，在一些实施例中，源极线和位线均包括位于作为OS层的第一导电材料的相对侧上的第二导电材料，其中第二导电材料不同于第一导电材料。可选地，在一些实施例中，第二导电材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、或CuAlZn，在一些实施例中，OS层包括：位于OS层和源极线之间的界面处的第一多晶区域；以及位于OS层和位线之间的界面处的第二多晶区域。可选地，在一些实施例中，第一多晶区域包括金属氧化物，并且其中第一多晶区域的金属元素与第一导电材料的金属元素相同。可选地，在一些实施例中，第一多晶区域的厚度是在1nm至10nm的范围内。可选地，在一些实施例中，第一导电材料从OS层至第二OS层连续地延伸，第二OS层位于作为 OS层的第一导电材料的相对侧上。

在一些实施例中，器件包括半导体衬底；位于半导体衬底上方的第一存储器单元，第一存储器单元包括第一薄膜晶体管。第一薄膜晶体管包括：包括部分第一字线的栅电极；铁电材料的第一部分，铁电材料的第一部分位于第一字线的侧壁上；以及第一沟道区域位于铁电材料的侧壁上，源极线，其中源极线的第一部分为第一薄膜晶体管提供第一源/漏电极，其中源极线包括铜合金，并且其中铜合金包括不同于铜的第一金属；位线，其中，位线的第一部分为第一薄膜晶体管提供第二源/漏电极，并且其中，位线包括铜合金；以及第二存储器单元位于第一存储器单元上方。可选地，在一些实施例中，第一金属是Zn、Si、Mg、Ca、Ni、Co、Mo、Ti、或W。可选地，在一些实施例中，铜合金中第一金属的量在0.1at％至10at％的范围内。可选地，在一些实施例中，铜合金还包括铝。可选地，在一些实施例中，铜合金的电阻率小于10mΩ每cm。

在一些实施例中，方法包括：图案化延伸穿过第一导线的第一沟槽；沿第一沟槽的侧壁和底部表面沉积存储器膜；以及沿第一沟槽的侧壁和底部表面沉积存储器膜；在存储器膜上方沉积氧化物半导体(OS)层，OS 层沿第一沟槽的侧壁和底部表面延伸；在OS层上方沉积接触OS层的第一电介质材料；图案化延伸穿过第一电介质材料的第二沟槽；在第二沟槽中沉积第一导电材料；退火第一导电材料和OS层，以在OS层和第一导电材料之间的界面处形成多晶区域。可选地，在一些实施例中，第一导电材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、或CuAlZn。在一些实施例中，退火第一导电材料和OS层包括在至少300℃的温度下退火第一导电材料和OS层。可选地，在一些实施例中，退火第一导电材料和OS层，引起OS层的氧化铟组分和第一导电材料的金属组分之间的反应，使得多晶区域包括金属氧化物。可选地，在一些实施例中，方法还包括：在退火第一导电材料之后，图案化穿过第一导电材料的第三沟槽，其中，第一导电材料的剩余部分位于第三沟槽的相对侧壁上；以及用不同于第一导电材料的第二导电材料填充第三沟槽。可选地，在一些实施例中，第二导电材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、 CuAlZn。可选地，在一些实施例中，方法还包括：图案化穿过第一导电材料的第四沟槽；以及用第二电介质材料填充第四沟槽。

上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。