阅读说明：本技术 同步镜延迟电路和同步镜延迟操作方法 (Synchronous mirror delay circuit and synchronous mirror delay operation method ) 是由 何文乔 于 2018-08-27 设计创作，主要内容包括：本发明提供了一种同步镜延迟电路。同步镜延迟电路包括延迟监视电路、向前延迟电路、第一位移电路、向后延迟电路、第二位移电路,以及时脉频率检验电路。时脉频率检验电路包含复数时脉频率检验单元。每一时脉频率检验单元会判断外部输入时脉信号的频率是否比振荡器输出的参考时脉信号的频率慢,以产生一判断结果。每一时脉频率检验单元会将判断结果传送给第一位移电路和第二位移电路。第一位移电路和第二位移电路会根据判断结果,决定是否先延迟外部输入时脉信号。(The invention provides a synchronous mirror delay circuit. The synchronous mirror delay circuit includes a delay monitor circuit, a forward delay circuit, a first shift circuit, a backward delay circuit, a second shift circuit, and a clock frequency check circuit. The clock frequency checking circuit includes a plurality of clock frequency checking units. Each clock frequency checking unit will determine whether the frequency of the external input clock signal is slower than the frequency of the reference clock signal output by the oscillator, so as to generate a determination result. Each clock frequency checking unit will transmit the judgment result to the first shift circuit and the second shift circuit. The first shift circuit and the second shift circuit determine whether to delay the external input clock signal according to the determination result.)

同步镜延迟电路和同步镜延迟操作方法

技术领域

本发明说明书主要有关于一同步镜延迟(synchronous mirror delay，SMD)电路技术，特别是有关于可应用在大频宽范围的同步镜延迟电路技术。

背景技术

同步镜延迟电路被广泛地应用在存储器电路的设计上。针对输入存储器电路的不同的外部输入时脉信号，同步镜延迟电路可用来同步外部输入时脉信号和存储器电路的内部操作时脉信号。

如图1所示，存储器电路100可包括一输入缓冲器(input buffer)110、一同步镜延迟电路120和一时脉驱动器(clock driver)130。此外，在同步镜延迟电路120中可包含一延迟监视电路(delay monitor circuit，DMC)121、一向前延迟(forward delay)电路123、一相位检测器(phase detector)电路124，以及一向后延迟(backward delay)电路125，其中向前延迟电路123、相位检测器电路124和向后延迟电路125中均包含复数阶的延迟单元。图2中显示了原始外部输入时脉信号CLK_EXT、内部操作时脉信号CLK_INT，以及外部输入时脉信号CLK_EXT在B、D、E点的信号。

参考图2所示，在传统的SMD操作中，为了使外部输入时脉信号CLK_EXT和存储器电路的内部操作时脉信号CLK_EXT能达成同步，会需要使同步镜延迟电路120中的B点到D点的延迟tV能满足tV＝tCK-(d1+d2)的条件，其中tV表示前延迟电路123和向后延迟电路125产生的延迟，以及tCK表示外部输入时脉信号CLK_EXT的周期。因此，在满足所述条件下，经过推导后(即2*d1+d2+2*tV+d2＝2*d1+d2+2*[tCK-(d1+d2)]+d2＝2*tCK)，可得知在2倍tCK时间后，外部输入时脉信号CLK_EXT和存储器电路的内部操作时脉信号CLK_EXT能达成同步。

然而，在传统的SMD操作中，并无法知道外部输入时脉信号CLK_EXT的周期为快或慢，因此需要预先配置相当多阶的延迟单元，以使得若外部输入时脉信号CLK_EXT的周期很慢时，外部输入时脉信号CLK_EXT和存储器电路的内部操作时脉信号CLK_EXT仍能达成同步。

然而，这些多阶的延迟单元，将会使得同步镜延迟电路会产生较大的电流功耗，以及在同步镜延迟电路的工艺上会需要较大的尺寸。

发明内容

有鉴于所述先前技术的问题，本发明提供了一种同步镜延迟电路，其可适用于广的外部输入时脉信号周期，且相对于传统的SMD，具有较小的电流功耗及较小的尺寸。

根据本发明的一实施例提供了一种同步镜延迟电路。所述同步镜延迟电路包括一延迟监视电路、一向前延迟电路、一第一位移电路、一向后延迟电路、一第二位移电路，以及一时脉频率检验电路。延迟监视电路耦接一输入缓冲器。第一位移电路耦接所述延迟监视电路和所述向前延迟电路。第二位移电路耦接所述向后延迟电路以及一时脉驱动器。时脉频率检验电路耦接一振荡器、所述第一位移电路以及所述第二位移电路，且包含复数时脉频率检验单元。每一所述时脉频率检验单元会判断一外部输入时脉信号的频率是否比所述振荡器输出的一参考时脉信号的频率慢，以产生一判断结果，且每一所述时脉频率检验单元会将所述判断结果传送给所述第一位移电路和所述第二位移电路。所述第一位移电路和所述第二位移电路会根据所述判断结果，决定是否先延迟所述外部输入时脉信号。

根据本发明的一实施例提供了一种同步镜延迟(SMD)操作方法。此同步镜延迟操作方法适用一同步镜延迟电路。此同步镜延迟操作方法包括：通过所述同步镜延迟电路的一时脉频率检验电路，判断一外部输入时脉信号的频率是否比所述振荡器输出的一参考时脉信号的频率慢，以产生一判断结果；将所述判断结果传送给所述同步镜延迟电路的一第一位移电路和一第二位移电路，以及通过所述第一位移电路和所述第二位移电路根据所述判断结果，决定是否先延迟所述外部输入时脉信号。

关于本发明其他附加的特征与优点，本领域相关技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的同步镜延迟电路和同步镜延迟操作方法，做些许的更动与润饰而得到。

附图说明

图1为显示已知的存储器电路的方块图。

图2为显示对应存储器电路的信号时序图。

图3为显示本发明实施例的存储器电路的方块图。

图4为显示本发明实施例的一时脉频率检验单元的电路图。

图5A为显示本发明实施例所述的当外部输入时脉信号的频率比参考时脉信号的频率慢的信号时序图。

图5B为显示本发明实施例所述的当外部输入时脉信号的频率比参考时脉信号的频率快的信号时序图。

图5C为显示本发明实施例所述的存储器电路的信号时序图。

图6为显示本发明实施例的时脉频率检验电路的示意图。

图7为显示本发明另一实施例的时脉频率检验电路的示意图。

图8为显示本发明实施例的位移电路的示意图。

图9为显示本发明另一实施例的位移电路的示意图。

图10为本发明实施例的同步镜延迟操作方法的流程图。

附图标号

100、300存储器电路 110、310输入缓冲器

120、320同步镜延迟电路

121、321延迟监视电路

322第一位移电路 123、323向前延迟电路

124、324相位检测器电路

125、325向后延迟电路 450第三暂存器

326第二位移电路 460SR栓锁器

327时脉频率检验电路 710多数决逻辑电路

130、330时脉驱动器 800、900位移电路

340振荡器 810第一延迟电路

410或闸 820第二延迟电路

420第一暂存器 830第三延迟电路

430第二暂存器 910数字模拟转换器

440与门 920延迟控制电路

CFC[0]～CFC[n-1]时脉频率检验单元

CLK_BASE、CLK_BASE/1、CLK_BASE/2…CLK_BASE/2^(n-1)参考时脉信号

CLK_EXT外部输入时脉信号

CLK_INT内部操作时脉信号

CLKSLOW、CLKSLOW[0]～CLKSLOW[n-1]判断结果

FG产生旗标信号 RESET重置信号

IN输入端 SW0第一开关

OUT输出端 SW1第二开关

POR启动重置信号 SW2第三开关

Q_out输出信号 TRG2第二触发信号

Vbias电位信号 TRG1第一触发信号

ZCLK_BASE反向参考时脉信号

ZCLK_EXT反向外部输入时脉信号

具体实施方式

本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的申请专利范围所界定者为准。

图3显示根据本发明的一实施例所述的存储器电路300的方块图。如图3所示，存储器电路300可包括一输入缓冲器310、一同步镜延迟电路320、一时脉驱动器330，以及一振荡器340。

如图3所示，同步镜延迟电路320可包含一延迟监视电路321、一第一位移电路322、一向前延迟电路323、相位检测器电路324、一向后延迟电路325、一第二位移电路326以及一时脉频率检验(clock-frequency-checker，CSC)电路327。延迟监视电路321可包含一虚拟输入缓冲器(dummy input buffer)以及一虚拟时脉驱动器(dummy clock driver)。向前延迟电路323、相位检测器电路324和向后延迟电路325中可包含复数阶的延迟单元。

当外部输入时脉信号CLK_EXT经由输入缓冲器310输入同步镜延迟电路320后，外部输入时脉信号CLK_EXT会传送给延迟监视电路321和时脉频率检验电路327。时脉频率检验电路327会根据外部输入时脉信号CLK_EXT以及振荡器340所产生的参考时脉信号CLK_BASE，产生判断结果CLKSLOW，并将判断结果CLKSLOW传送给第一位移电路322和第二位移电路326。接着，第一位移电路322会根据判断结果CLKSLOW，决定延迟监视电路321输出的外部输入时脉信号CLK_EXT在经过向前延迟电路323、相位检测器电路324、向后延迟电路325处理前，是否需要先被延迟一段时间。最后，第二位移电路326会对向后延迟电路325输出的外部输入时脉信号CLK_EXT进行和第一位移电路322相同的操作，并将处理后的外部输入时脉信号CLK_EXT传送给时脉驱动器330，以产生存储器电路300的控制电路所需的内部操作时脉信号CLK_INT。底下的实施例将会有更详细的描述。

如图4所示，时脉频率检验电路327可包含一或闸410、一第一暂存器420、一第二暂存器430、一与门440、一第三暂存器450以及一SR栓锁器460。需注意地是时脉频率检验电路单元亦可以其他电路架构来达成等效的功能。

如图4所示，或闸410会接收一启动重置信号POR，或接收外部输入时脉信号CLK_EXT。当或闸410接收到启动重置信号POR或外部输入时脉信号CLK_EXT时，或闸410会传送一重置信号RESET至第一暂存器420和第二暂存器430的接脚RST，以对第一暂存器420和第二暂存器430接脚Q的数值进行重置(例如：将Q的值重置为0)。也就是说，在启动重置信号POR或外部输入时脉信号CLK_EXT的正缘(rising edge)时，第一暂存器420和第二暂存器430接脚Q的数值就会进行重置(例如：将Q的值重置为0)。

在此实施例中，第一暂存器420的接脚CK会接收参考时脉信号CLK_BASE，且第一暂存器420的接脚D会接收时脉信号CLK_EXT。在每一参考时脉信号CLK_BASE的正缘，时脉信号CLK_EXT的值会被送到第一暂存器420的接脚Q，以输出第一触发信号TRG1至与门440(可参考图5A-图5B)。此外，第二暂存器430的接脚CK会接收反向参考时脉信号ZCLK_BASE，且第二暂存器430的接脚D会接收时脉信号CLK_EXT。在每一反向参考时脉信号ZCLK_BASE的正缘，时脉信号CLK_EXT的值会被送到第二暂存器430的接脚Q，以输出第二触发信号TRG2至与门440(可参考图5A-图5B)。当与门440接收到第一触发信号TRG1和第二触发信号TRG2时，与门440会对第一触发信号TRG1和第二触发信号TRG2做运算，以产生旗标信号FG。接着，与门440会将旗标信号FG传送给第三暂存器450的接脚D。

此外，在此实施例中，第三暂存器450的接脚CK会接收反向外部输入时脉信号ZCLK_EXT。在每一反向外部输入时脉信号ZCLK_EXT的正缘，旗标信号FG的值会被送到第三暂存器450的接脚Q，以输出信号Q_out至SR栓锁器460。SR栓锁器460接收到输出信号Q_out后，会根据输出信号Q_out产生判断结果CLKSLOW。根据本发明的一实施例，当判断结果CLKSLOW为一第一准位(例如：1)时，即表示外部输入时脉信号CLK_EXT的频率比参考时脉信号CLK_BASE的频率慢；当判断结果CLKSLOW为一第二准位(例如：0)时，即表示外部输入时脉信号CLK_EXT的频率没有比参考时脉信号CLK_BASE的频率慢。

参考图5A，由于与门440会对第一触发信号TRG1和第二触发信号TRG2做运算。因此，当第一触发信号TRG1和第二触发信号TRG2的值都为高准位(例如：1)时，旗标信号FG的值才会为高准位(例如：1)。此外，在每一反向外部输入时脉信号ZCLK_EXT的正缘，旗标信号FG的值会被送到第三暂存器450的接脚Q，以输出信号Q_out至SR栓锁器460。因此，当输出信号Q_out为高准位(例如：1)时，SR栓锁器460输出的判断结果CLKSLOW才会为高准位(例如：1)。当CLKSLOW为高准位的情况发生时，即表示外部输入时脉信号CLK_EXT的频率比参考时脉信号CLK_BASE的频率慢。因此，外部输入时脉信号CLK_EXT需要被第一位移电路322和第二位移电路326延迟一段时间。如此一来，将使得向前延迟电路323、相位检测器电路324、向后延迟电路325中不需要配置太多阶(stage)的延迟单元，就能达成内部操作时脉信号CLK_INT和原始外部输入时脉信号CLK_EXT的同步。

注意地是，在本发明的实施例中，向前延迟电路323和向后延迟电路325亦会分别产生延迟tV。此外，在本发明的实施例中，第一位移电路322和第二位移电路326所产生的延迟会大于tV。

另一方面，如图5B所示，由于第一触发信号TRG1和第二触发信号TRG2的值都为高准位(例如：1)的情况并未发生，所以旗标信号FG的值都会在低准位(例如：0)。由于旗标信号FG的值都在低准位(例如：0)，因此SR栓锁器460输出的判断结果CLKSLOW都会为低准位(例如：0)的状态。当判断结果CLKSLOW为高准位的情况未发生时，即表示外部输入时脉信号CLK_EXT的频率没有比参考时脉信号CLK_BASE的频率慢。因此，外部输入时脉信号CLK_EXT不需要被第一位移电路322和第二位移电路326延迟一段时间。

参考图3和图5C，根据本发明的实施例，向前延迟电路323会包含延迟单元D(0)～D(n)，且向后延迟电路325会包含延迟单元E(0)～E(n)。从同步镜延迟电路320中的B点到向后延迟电路325的第E(n)个延迟单元的延迟为t1，向后延迟电路325的第E(n)个延迟单元到时脉驱动器330的延迟为t2，其中t1＝tCSC+tFD，且t1＝t2，且其中tCSC表示第一位移电路322和第二位移电路326所产生的延迟时间、tFD表示向前延迟电路323和向后延迟电路325所产生的延迟。因此，为了使外部输入时脉信号CLK_EXT和存储器电路的内部操作时脉信号CLK_EXT能达成同步，会需要使同步镜延迟电路320中的B点到向后延迟电路325的第E(n)个延迟单元的延迟t1能满足t1＝tCK-(d1+d2)的条件，才会使得总延长时间t会等于两倍tCK时间(即t＝[d1+(d1+d2)+t1+t2+d2]＝2t*CK)。因此，在本发明的实施例中，会根据判断结果CLKSLOW，来决定第一位移电路322和第二位移电路326所需延迟的时间，以满足所述条件。因此，在本发明中，同步镜延迟电路320的向前延迟电路323、相位检测器电路324、向后延迟电路325中将不需要配置太多阶(stage)的延迟单元，就能达成内部操作时脉信号CLK_INT和原始外部输入时脉信号CLK_EXT的同步。

如图6所示，时脉频率检验电路327可包含多个时脉频率检验单元CFC[0]～CFC[n-1]，其中n为正整数。每一时脉频率检验单元CFC[0]～CFC[n-1]可适用图4所示的架构。根据本发明一实施例，同步镜延迟电路320更可包含一除频电路(图未显示)。除频电路可将参考时脉信号CLK_BASE依不同倍数降频，以产生不同频率的参考时脉信号CLK_BASE，例如图6所示的CLK_BASE/1、CLK_BASE/2…CLKBASE/2^(n-1)。

如图6所示，时脉频率检验电路327的时脉频率检验单元CFC[0]～CFC[n-1]会分别接收不同频率的参考时脉信号CLK_BASE/1、CLK_BASE/2…CLK_BASE/2^(n-1)。时脉频率检验单元CFC[0]～CFC[n-1]会根据其接收到的参考时脉信号CLK_BASE/1、CLK_BASE/2…CLK_BASE/2^(n-1)，分别产生判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]。每一时脉频率检验单元CFC[0]～CFC[n-1]会将其产生的判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]传送给第一位移电路322和第二位移电路326。第一位移电路322和第二位移电路326即可根据所有判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1](或表示为CLKSLOW[n-1：0])，决定外部输入时脉信号CLK_EXT该延迟(或位移)多久。举例来说，当仅有判断结果CLKSLOW[0]的值为1时(即仅有在参考时脉信号CLK_BASE为CLK_BASE/1时，外部输入时脉信号CLK_EXT的频率才比参考时脉信号CLK_BASE的频率慢)，则外部输入时脉信号CLK_EXT的频率仅稍微慢于参考时脉信号CLK_BASE的频率，因此会延迟外部输入时脉信号CLK_EXT较短的时间。当判断结果CLKSLOW[n-1]的值为1时(即在参考时脉信号CLK_BASE为CLK_BASE/1、CLK_BASE/2…CLK_BASE/2^(n-1)时，外部输入时脉信号CLK_EXT的频率都比参考时脉信号CLK_BASE的频率慢)，则外部输入时脉信号CLK_EXT的频率相当慢，因此会延迟外部输入时脉信号CLK_EXT较长的时间。

如图7所示，时脉频率检验电路327更可包含一多数决逻辑(majority logic)电路710。多数决逻辑电路710会耦接时脉频率检验电路327的每一时脉频率检验单元CFC[0]～CFC[n-1]，以接收判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]。当多数决逻辑电路710接收到判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]后，会根据所有判断结果CLKSLOW[0]、CLKSLOW[1]…CLKSLOW[n-1]，忽略所有判断结果中不合理的判断结果。举例来说，若在参考时脉信号CLK_BASE/4和CLK_BASE/16时判断结果CLKSLOW[2]和CLKSLOW[4]分别为0、1，也就是说判断为比CLK_BASE/16慢，却比CLK_BASE/4快，这是有矛盾的因为CLK_BASE/16比CLK_BASE/4慢。这个时候就可参考时脉信号CLK_BASE/1、CLK_BASE/2和CLK_BASE/8时的判断结果。例如这时候CLKSLOW[0]、CLKSLOW[1]和CLKSLOW[3]皆为1时，多数决逻辑电路710会采用对应参考时脉信号CLK_BASE/16的判断结果CLKSLOW[4]。也就是说CLKSLOW[2]的判断应该为误判故给予忽略。

根据本发明一实施例，第一位移电路322和第二位移电路326中会配置复数开关电路以及复数延迟电路，以满足不同判断结果CLKSLOW的需求。举例来说，当第一位移电路322和第二位移电路326从时脉频率检验电路327所接收到的判断结果CLKSLOW为3位元(即判断结果CLKSLOW[2:0])时，第一位移电路322和第二位移电路326中需配置2个延迟电路，以满足不同判断结果CLKSLOW的需求。当第一位移电路322和第二位移电路326配置2个延迟电路时，第一位移电路322和第二位移电路326可产生4种不同的延迟数值。在此实施例中，2个延迟电路可具有不同延迟数值。此外，在此实施例中，第一位移电路322和第二位移电路326会根据不同判断结果CLKSLOW，决定导通那些开关电路。也就是说，第一位移电路322和第二位移电路326会根据不同判断结果CLKSLOW，决定从延迟监视电路321接收到的外部输入时脉信号CLK_EXT该被延迟(或位移)多久。底下将以图8为例来做说明。

图8所示的位移电路800适用第一位移电路322和第二位移电路326。位移电路800可包含一输入端IN、一输出端OUT、一第一开关SW0、一第二开关SW1、一第三开关SW2、一第一延迟电路810以及一第二延迟电路820。第一延迟电路810和第二延迟电路820分别具有延迟delay 1和延迟delay 2。当判断结果CLKSLOW为[000]时，第一开关SW0和第三开关SW2会被打开，且第二开关SW1会被关上，因此，位移电路800不会有延迟产生。当判断结果CLKSLOW为[100]时，第三开关SW2会被打开，且第一开关SW0和第二开关SW1会被关上，因此，位移电路800会产生延迟delay 1。当判断结果CLKSLOW为[110]时，第一开关SW0和第二开关SW1会被打开，且第三开关SW2会被关上，因此，位移电路800会产生延迟delay 2。当判断结果CLKSLOW为[111]时，第二开关SW1会被打开，且第一开关SW0和第三开关SW2会被关上，因此，位移电路800会产生延迟delay 1加上delay 2。

图9所示的位移电路900适用第一位移电路322和第二位移电路326。位移电路900可包括一输入端IN、一输出端OUT、一数字模拟转换器910，以及一延迟控制电路920。数字模拟转换器910会从时脉频率检验电路327接收判断结果CLKSLOW，且根据判断结果CLKSLOW，产生对应判断结果CLKSLOW的电位信号Vbias。接着，数字模拟转换器910会将电位信号Vbias传送给延迟控制电路920。延迟控制电路920会从输入端IN接收外部输入时脉信号CLK_EXT，并根据从数字模拟转换器910接收到的电位信号Vbias，决定外部输入时脉信号CLK_EXT该被延迟(或位移)多久。

请参阅图10，此同步镜延迟(SMD)操作方法可适用本发明的同步镜延迟电路。在步骤S1010，同步镜延迟电路的一时脉频率检验电路会判断一外部输入时脉信号CLK_EXT的频率是否比一振荡器输出的一参考时脉信号CLK_BASE的频率慢，以产生一判断结果CLKSLOW。在步骤S1020，时脉频率检验电路会将判断结果CLKSLOW传送给同步镜延迟电路的一第一位移电路和一第二位移电路。在步骤S1030，第一位移电路和第二位移电路会根据判断结果CLKSLOW，决定是否先延迟外部输入时脉信号CLK_EXT。

根据本发明一实施例，在同步镜延迟操作方法中，当外部输入时脉信号CLK_EXT的频率比参考时脉信号CLK_BASE的频率慢时，同步镜延迟电路320的时脉频率检验电路产生的判断结果CLKSLOW为一第一准位。当外部输入时脉信号CLK_EXT的频率没有比参考时脉信号CLK_BASE的频率慢时，同步镜延迟电路320的时脉频率检验电路产生的判断结果CLKSLOW为一第二准位。

根据本发明一实施例，同步镜延迟操作方法更包括，当判断结果CLKSLOW为第一准位时，第一位移电路和第二位移电路会根据参考时脉信号CLK_BASE的频率，决定外部输入时脉信号CLK_EXT该先被延迟多久。当判断结果CLKSLOW为第二准位时，第一位移电路和第二位移电路不会先延迟外部输入时脉信号CLK_EXT。

根据本发明一实施例，同步镜延迟操作方法更包括，同步镜延迟电路320的一除频电路会将参考时脉信号CLK_BASE依不同倍数降频，且除频电路会将不同频率的参考时脉信号CLK_BASE分别输入时脉频率检验电路的每一时脉频率检验单元。接着每一时脉频率检验单元会分别将对应不同频率的参考时脉信号CLK_BASE的判断结果CLKSLOW传送给第一位移电路和第二位移电路。根据本发明一实施例，同步镜延迟操作方法更包括，同步镜延迟电路320的一多数决逻辑电路会接收每一时脉频率检验单元的判断结果CLKSLOW，以及通过多数决逻辑电路会根据所有判断结果CLKSLOW，忽略所有判断结果CLKSLOW中不合理的判断结果。

根据本发明一实施例，在同步镜延迟操作方法中，第一位移电路和第二位移电路分别会包括复数开关电路和复数延迟电路。根据判断结果CLKSLOW，若外部输入时脉信号CLK_EXT需要被延迟，第一位移电路和第二位移电路会导通复数开关电路的一或多者，以决定外部输入时脉信号CLK_EXT该延迟多久。根据本发明另一实施例，在同步镜延迟操作方法中，第一位移电路和第二位移电路分别包括一数字模拟转换器和一延迟控制电路。数字模拟转换器会接收判断结果CLKSLOW，且根据判断结果CLKSLOW，产生对应判断结果CLKSLOW的电位信号Vbias。延迟控制电路会根据电位信号Vbias，决定是否延迟外部输入时脉信号CLK_EXT，以及若外部输入时脉信号CLK_EXT需要被延迟，决定外部输入时脉信号CLK_EXT该被延迟多久。

根据本发明的实施例所提出的同步镜延迟操作方法，当外部输入时脉信号CLK_EXT的周期过慢时，外部输入时脉信号CLK_EXT会先被延迟一段时间。因此，同步镜延迟电路320的向前延迟电路、相位检测器电路、向后延迟电路中将不需要配置太多阶(stage)的延迟单元，就能达成内部操作时脉信号CLK_INT和原始外部输入时脉信号CLK_EXT的同步。因此，根据本发明的实施例所提出的同步镜延迟操作方法，将可避免同步镜延迟电路会产生较大的电流功耗，以及避免在同步镜延迟电路的工艺上会需要较大的尺寸。此外，本发明的实施例所提出的同步镜延迟(SMD)电路320可应用或操作在较大的频宽范围(wide-range)。

虽然本揭露已以实施例揭露如上，然其并非用以限定本发明，任何本领域相关技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此发明的保护范围当视上附的权利要求书所界定者为准。