阅读说明：本技术 存储器装置及其形成方法 (Memory device and forming method thereof ) 是由 周仲彦 于 2019-01-29 设计创作，主要内容包括：本发明的实施例提供一种存储器装置及其形成方法。方法包含在衬底上方的下部内连线层上方形成存储单元堆叠,存储单元堆叠包含位于底部金属上方的数据存储层。第一介电层形成在存储单元堆叠上方。第一掩模层形成在第一介电层上方。第一掩模层上覆于第一介电层的中心部分,且使得第一介电层的牺牲部分未经覆盖。根据第一掩模层形成第一介电层的第一刻蚀。金属间介电层形成在存储单元堆叠上方。顶部电极形成于存储单元堆叠上方的金属间介电层内。上部内连线层形成在顶部电极上方。上部内连线层以及下部内连线层包括与顶部电极不同的材料。(Embodiments of the invention provide a memory device and a method of forming the same. The method includes forming a memory cell stack over a lower interconnect layer over a substrate, the memory cell stack including a data storage layer over a bottom metal. A first dielectric layer is formed over the memory cell stack. A first mask layer is formed over the first dielectric layer. The first mask layer overlies a central portion of the first dielectric layer and leaves a sacrificial portion of the first dielectric layer uncovered. A first etch of the first dielectric layer is formed according to the first mask layer. An inter-metal dielectric layer is formed over the memory cell stack. A top electrode is formed within the inter-metal dielectric layer above the memory cell stack. An upper interconnect layer is formed over the top electrode. The upper interconnect layer and the lower interconnect layer comprise a different material than the top electrode.)

存储器装置及其形成方法

技术领域

本发明的实施例涉及一种存储器装置及其形成方法。

背景技术

许多现代电子装置含有配置成存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器仅在其经供电时存储数据，然而非易失性存储器能够在断电时保留数据。电阻性随机存取存储器(Resistive random access memory，RRAM)由于其简单结构以及所涉及的CMOS逻辑兼容处理技术而为下一代非易失性存储器技术的一个有前景的候选项。RRAM单元包含具有可变电阻的介电数据存储层，所述可变电阻放置在安置于内连线金属化层内的两个电极之间。

发明内容

本申请的一些实施例提供一种形成存储器装置的方法，其特征在于，所述方法包括：在衬底上方的下部内连线层上方形成存储单元堆叠，其中所述存储单元堆叠包含位于底部金属上方的数据存储层；在所述存储单元堆叠上方形成第一介电层；在所述第一介电层上方形成第一掩模层，其中所述第一掩模层上覆于所述第一介电层的中心部分且使得所述第一介电层的牺牲部分未经覆盖；根据所述第一掩模层执行所述第一介电层以及所述存储单元堆叠的第一刻蚀；在执行所述第一刻蚀之后在所述存储单元堆叠上方形成金属间介电(IMD)层；在所述金属间介电层内且直接在所述存储单元堆叠上方形成顶部电极；以及在所述顶部电极上方形成上部内连线层，其中所述上部内连线层以及所述下部内连线层包括与所述顶部电极不同的材料。。

此外，本申请的其他实施例提供一种存储器装置，其特征在于，包括：电阻性随机存取存储器(RRAM)单元，安置在底部电极上方且包括位于顶部金属层与底部金属层之间的数据存储层，其中所述数据存储层的最外侧壁、所述顶部金属层以及所述底部金属层基本上对准；金属间介电(IMD)层，位于所述电阻性随机存取存储器单元上方；以及顶部电极，上覆于所述电阻性随机存取存储器单元且在所述金属间介电层内，其中所述顶部电极具有具备第一宽度的底部表面以及具备第二宽度的顶部表面，所述第二宽度大于所述第一宽度，所述顶部电极的所述底部表面在从所述顶部金属层的侧壁后移一非零距离的位置处接触所述顶部金属层。

另外，本申请的其他实施例提供一种存储器装置，其特征在于，包括：电阻性随机存取存储器(RRAM)单元，安置在存储阵列区内的底部电极上方，其中所述电阻性随机存取存储器单元包含位于顶部金属层与底部金属层之间的数据存储层；金属间介电(IMD)层，位于所述电阻性随机存取存储器单元上方；顶部电极，上覆于所述电阻性随机存取存储器单元且在所述金属间介电层内，使得所述顶部电极的顶部表面与所述金属间介电层的顶部表面对准，其中所述顶部电极延伸穿过所述电阻性随机存取存储器单元的刻蚀终止层以直接接触所述顶部金属层；层间介电(ILD)层，位于所述存储阵列区内的所述金属间介电层上方；逻辑区，邻近于所述存储阵列区，其中所述存储阵列区内的所述层间介电层的第一下部表面高于所述逻辑区内的所述层间介电层的第二下部表面，所述第一下部表面与所述第二下部表面之间的差值由一高度定义；以及其中所述高度等于所述底部金属层的底部表面与所述顶部电极的所述顶部表面之间的距离。

附图说明

在结合附图阅读时，从以下详细描述最好地理解本发明的实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A、图1B以及图1C示出根据本发明的存储器装置的一些实施例的截面图。

图2示出根据本发明的包含存储器区和逻辑区的存储器装置的一些实施例的截面图。

图3到图4示出根据本发明的存储器装置的一些实施例的截面图。

图5示出绘示根据本发明的包含两个存储单元的存储器装置的一些实施例的截面图。

图6示出根据本发明的实施例的如由图5中的切割线指示的图5的存储器装置的俯视图。

图7到图12示出根据本发明的形成存储器装置的方法的一些实施例的截面图。

图13示出以流程图格式绘示根据本发明的形成存储器装置的方法的一些实施例的方法。

附图标号说明

100a、100b、200、300：存储器装置；

100c、400、700、800、900、1000、1100、1200：截面图；

101：晶体管；

102、506：衬底；

103：导电触点；

104：内连线导线；

106：层间介电结构；

108：底部电极；

110：下部刻蚀终止层；

112：底部金属层；

114：介电数据存储层；

116：顶部金属层；

116a、116b：外部边缘；

118、120：介电层；

122、123、125：存储单元；

122a、122b：最外侧壁；

124：顶部电极；

126：金属间介电层；

130：层间介电层；

132、202：导通孔；

134：导电线；

150：栅极电极；

152：晶体管侧壁间隔件；

154：栅极介电；

156：源极/漏极区；

201a：存储阵列区；

201b：逻辑区；

500：集成电路；

504：内连线结构；

508：浅沟槽隔离区；

510、512：存取晶体管；

514、516：存取栅极电极；

518、520：存取栅极介电层；

522：存取侧壁间隔件；

524：源极/漏极区；

526、528、530：金属间介电层；

532、534、536：金属化层；

538、540、542：金属线；

544：触点；

546：通孔；

550、552：介电保护层；

702、902：掩模层；

704a、704c：牺牲区；

704b：中心区域；

802、1002：刻蚀剂；

804a、804b：侧壁；

904、1004：开口；

1300：方法；

1302、1304、1306、1308、1310、1312、1314、1316：动作；

BL₁、BL₂：位线；

h₁、h₂：高度；

W₁、W₂：宽度；

WL：字线。

具体实施方式

本发明的实施例提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明的实施例。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本发明的实施例可以在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。

此外，本文中为易于描述，可使用例如“在...下方”、“下方”、“下部”、“在...上方”、“上部”以及类似术语的空间相对术语来描述一个元件或特征与如图中所示出的另一元件或特征的关系。除图中所描绘的取向之外，空间相对术语意图涵盖装置在使用或操作中的不同取向。设备可以其它方式取向(旋转90度或处于其它取向)，且本文中所使用的空间相对描述词可同样相应地进行解释。

电阻性随机存取存储器(RRAM)单元包含放置在顶部金属层与底部金属层之间的介电数据存储层。取决于施加于顶部金属层和底部金属层的电压，介电数据存储层将在与第一数据状态(例如‘0’或‘RESET’)相关联的高电阻状态以及与第二数据状态(例如‘1’或‘SET’)相关联的低电阻状态之间进行可逆的变换。一旦电阻状态设定，RRAM单元就将保持所述电阻状态直到施加另一电压以诱发RESET操作(引起高电阻状态)或SET操作(引起低电阻状态)为止。顶部金属层和底部金属层安置在顶部电极与底部电极之间。顶部电极通孔或导线上覆于对应RRAM单元的顶部电极并直接接触对应RRAM单元的顶部电极，从而提供从安置在上方的金属层到RRAM单元的导电路径。

在RRAM单元的形成期间，存储单元堆叠形成在衬底上方。存储单元堆叠包括介电数据存储层，所述介电数据存储层安置在顶部金属层与底部金属层之间。顶部电极层形成在顶部金属层上方，且硬式掩模层形成在顶部电极层上方。接着执行单独刻蚀工艺以定义顶部电极和底部电极。举例来说，执行第一刻蚀工艺以通过图案化顶部电极层和顶部金属层来定义顶部电极。在第一刻蚀工艺期间，来自顶部电极层的材料将再沉积到硬式掩模层的侧壁上。在用于图案化底部电极的第二刻蚀工艺期间，来自顶部电极层的材料可经刻蚀并再分布到介电数据存储层的侧壁上。因为材料为导电的，所以材料可能使顶部金属层和底部金属层电短路，使得RRAM单元不可操作。

在本发明的一些实施例中，为消除材料从顶部电极层到存储单元堆叠的侧壁上的再沉积，顶部电极层可以在图案化存储单元堆叠之后形成。在这类实施例中，刻蚀终止层形成在存储单元堆叠的顶部金属层上方，且掩模层形成在刻蚀终止层的中心部分上方。执行选择性刻蚀工艺以通过去除刻蚀终止层、掩模层以及存储单元堆叠的一部分来定义RRAM单元。金属间介电(inter-metal dielectric，IMD)层形成在RRAM单元上方。顶部电极(例如顶部电极层)形成于IMD层内且在RRAM单元的顶部金属层上方。这一新方法在选择性刻蚀工艺期间抑制导电材料在RRAM单元的侧壁上的再沉积，且由此防止存储单元堆叠短路在一起。

参看图1A，提供根据一些实施例的包含存储单元122的存储器装置100a的截面图。

存储器装置100a包含安置在衬底102上方的存储单元122。包括一种或多种层间介电(inter-level dielectric，ILD)材料的第一ILD结构106安置在衬底102上方。晶体管101位于衬底102和第一ILD结构106内。存储单元122经由导电触点103和内连线导线104耦合到晶体管101。下部刻蚀终止层110安置在存储单元122与第一ILD结构106之间。底部电极108安置在内连线导线104与存储单元122之间。

存储单元122包含底部金属层112、介电数据存储层114、顶部金属层116、第一介电层118以及第二介电层120。底部金属层112与底部电极108和下部刻蚀终止层110直接接触。介电数据存储层114上覆于底部金属层112。顶部金属层116上覆于介电数据存储层114。第一介电层118(在一些实施例中称为刻蚀终止层)上覆于顶部金属层116。第二介电层120上覆于第一介电层118。在一些实施例中，存储单元122中的各个层的最外侧壁基本上对准。金属间介电(IMD)层126安置在存储单元122上方并围绕存储单元122。顶部电极124安置于IMD层126内并直接接触顶部金属层116。

在一些实施例中，存储单元122是RRAM单元。在上述实施例中，介电数据存储层114包括具有可变电阻的材料，所述可变电阻配置成在高电阻状态与低电阻之间进行可逆的相变。介电数据存储层114可例如是或包括过渡金属氧化物，所述过渡金属氧化物包括一层或多层氧化铪(HfO_x)、氧化铝(AlO_x)、氧化钽(TaO_x)、例如氧化铪铝(HfAlO)或氧化硅(SiO₂)的其它复合材料组合、高κ介电质，或形成为厚度在约10埃(Angstroms)到约150埃范围内的类似物。在又另外实施例中，存储单元122配置成磁阻随机存取存储器(Magnetoresistiverandom access memory，MRAM)单元、相变随机存取存储器(phase-change random accessmemory，PCRAM)单元或可编程金属化随机存取存储器(programmable metallizationrandom access memory，PMRAM)单元。

第二ILD层130安置在存储单元122和顶部电极124上方。第一导电线134上覆于第一导通孔132。第一导电线134和第一导通孔132安置于第二ILD层130内。第一导电线134和第一导通孔132使存储单元122电耦合到上覆金属层(例如位线)。第一导通孔132的外部侧壁在顶部电极124的外部侧壁内。顶部电极124的外部侧壁在第一导电线134的外部侧壁内。

在一些实施例中，底部电极108和顶部电极124可包括相同材料(例如TaN、TiN等)。在其它实施例中，底部电极108可包括第一材料(例如TaN)，且顶部电极124可包括与第一材料不同的第二材料(例如TiN)。在一些实施例中，内连线导线104和第一导通孔132可包括与底部电极108和顶部电极124的材料不同的材料。举例来说，在一些实施例中，内连线导线104和第一导通孔132可包括铜(Cu)，且底部电极108和顶部电极124可包括氮化钛(TiN)。

通过将顶部电极124上覆为穿过第一介电层118以接触顶部金属层116，在存储单元122的制造期间抑制导电材料从顶部电极124再沉积到存储单元122的最外侧壁122a、最外侧壁122b。通过抑制导电材料从顶部电极124再沉积，存储单元122的最外侧壁122a、最外侧壁122b不由导电材料电短路在一起，其因此存储单元122能够在高电阻状态与低电阻之间变换。

参看图1B，提供根据一些实施例的包含存储单元122的存储器装置100b的截面图。

存储器装置100b包含衬底102。衬底102可以是例如块状衬底(例如块体硅衬底)、绝缘体上硅(silicon-on-insulator，SOI)衬底、P掺杂硅或N掺杂硅。晶体管101位于衬底102和第一ILD结构106内。晶体管101包括栅极电极150、晶体管侧壁间隔件152、栅极介电154以及源极/漏极区156。内连线导线104经由导电触点103连接到晶体管101。在一些实施例中，内连线导线104可例如是或包括铝、铜或类似物。下部刻蚀终止层110上覆于第一ILD结构106并包围底部电极108。底部电极108使内连线导线104电耦合到存储单元122。在一些实施例中，底部电极108可例如是或包括氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)或类似物，形成在约200埃与约1000埃的厚度内。在一些实施例中，第一ILD结构106可例如是或包括氧化物(例如SiO₂)、低κ介电质、极低κ介电质，或形成在约500埃到约3000埃的厚度内的上述介电材料的组合。

存储单元122在IMD层126内直接安置在下部刻蚀终止层110上方。在一些实施例中，IMD层126可例如是或包括氧化物(例如SiO₂)、低κ介电质、极低κ介电质，或形成在约500埃到约3000埃的厚度内的上述介电材料的组合。如本文中所使用，低κ介电质可以是例如介电常数κ小于约3.9、2或1.5的介电质。在一些实施例中，下部刻蚀终止层110可例如是或包括碳化硅(SiC)、氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氧化物层，或形成在约100埃到约400埃的厚度内的上述介电材料的组合。

在一些实施例中，存储单元122包含底部金属层112、介电数据存储层114、顶部金属层116、第一介电层118以及第二介电层120。底部金属层112上覆于底部电极108和下部刻蚀终止层110。在一些实施例中，底部金属层112可例如是或包括金(Au)、银(Ag)、Al、Cu，或形成为厚度在约30埃到约350埃范围内的类似物。介电数据存储层114上覆于底部金属层112。在一些实施例中，介电数据存储层114可例如是或包括SiO₂、高κ介电质、氧化铪(HfO_x)、氧化铝(AlO_x)、氧化钽(TaOx)，或形成在约100埃到约350埃的厚度内的类似物。如本文中所使用，高κ介电质可以是例如介电常数κ大于约3.9、10或20的介电质。顶部金属层116上覆于介电数据存储层114。在一些实施例中，顶部金属层116可例如是或包括Au、Cu、Ag、Al，或形成为厚度在约30埃到约350埃范围内的类似物。第一介电层118上覆于顶部金属层116。在一些实施例中，第一介电层118可例如是或包括碳化硅(SiC)、氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)，或形成在约500埃到约2000埃的厚度内的类似物。第二介电层120上覆于第一介电层118。在一些实施例中，第二介电层120可例如是或包括SiO₂、SiN、氮氧化硅(SiON)，或形成在约50埃到约500埃的厚度内的类似物。在一些实施例中，第二介电层120和介电数据存储层114包括相同材料。举例来说，在一些实施例中，第二介电层120和介电数据存储层114包括氧化硅。

顶部电极124安置于IMD层126内。在一些实施例中，顶部电极124穿过第一介电层118和第二介电层120接触顶部金属层116。在其它实施例中(未示出)，顶部金属层116可从存储单元122中省略，且顶部电极124可直接接触第一介电层118或顶盖层(未示出)，所述顶盖层位于第一介电层118的顶部上。顶盖层(未示出)配置成存储氧，所述氧能够促成电阻在介电数据存储层114内改变。在各种实施例中，顶盖层可包括铪、钛、钽、铝、锆或类似物。在一些这类实施例中，顶部电极124可横向地扩展到介电数据存储层114的最外侧壁。

在一些实施例中，顶部电极124可例如是或包括氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)，或形成在约200埃与约2000埃的厚度内的类似物。在一些实施例中，顶部电极124包括成角度侧壁，其中顶部电极124的最顶部表面包括第一宽度，所述第一宽度大于顶部电极124的最底部表面的第二宽度。顶部电极124的最底部表面低于顶部金属层116的最顶部表面。顶部电极124的最大宽度对应地在顶部金属层116的最大宽度内且小于所述顶部金属层116的最大宽度。在一些实施例中，顶部电极124和底部电极108的材料相同，且分别与顶部金属层116和底部金属层112的材料不同。在一些实施例中，顶部电极124的底部表面低于顶部金属层116的上部表面。在一些实施例中，顶部电极124的底部表面与顶部金属层116的上部表面对准。顶部电极124的最外侧壁在存储单元122的最外侧壁122a、最外侧壁122b内。存储单元122的最外侧壁122a、最外侧壁122b可与IMD层126直接接触。

第二ILD层130安置在存储单元122和顶部电极124上方。在一些实施例中，第二ILD层130可例如是或包括SiO₂、高κ介电质、低κ介电质或类似物。在一些实施例中，第二ILD层130的材料与IMD层126的材料不同。第一导电线134上覆于顶部电极124。在一些实施例中，第一导电线134可例如是或包括Cu、Al或类似物。顶部电极124的最外侧壁在第一导电线134的最外侧壁内。第一导电线134使存储单元122电耦合到任何上覆金属层(例如位线)。

参看图1C，提供图IA的存储器装置的一些替代性实施例的截面图100c，其中省略第二介电层(图1A的120)。在一些实施例中，第一介电层118的最顶部表面与IMD层126的底部表面直接接触。

参看图2，提供根据一些实施例的存储器装置200的截面图，所述存储器装置200包含包括存储单元122的存储阵列区201a以及逻辑区201b。如图1A的存储单元122描述和标注存储阵列区201a内的存储单元122。

在逻辑区201b内，晶体管101安置于衬底102和第一ILD结构106内。晶体管101经由导电触点103电耦合到内连线导线104。第二导通孔202安置于下部刻蚀终止层110和第二ILD层130内。在一些实施例中，第二导通孔202可例如是或包括Cu、Al或类似物。第一导电线134上覆于第二导通孔202。在一些实施例中，逻辑区201b并不包括IMD层126。

第一导通孔132布置在存储单元122上。第二导通孔202从第一导通孔132的底部下方竖直地延伸到水平平面，所述水平平面平行于衬底102的上部表面且沿第一导通孔132的顶部延伸。因为第二导通孔202从第一导通孔132的底部下方延伸，所以第二导通孔202具有比第一导通孔132的高度更大的高度。

参看图3，包含存储单元122的存储器装置300的截面图。如图1A的存储单元122描述和标注存储单元122。

在顶部金属层116的最底部表面处定义第一高度h₁。在顶部电极124的最底部表面处定义第二高度h₂。在一些实施例中，第一高度h₁与第二高度h₂之间的第一距离在约200埃与约700埃的范围内。在一些实施例中，第二高度h₂在顶部金属层116的最顶部表面下方约50埃到约500埃的范围。

第一宽度W₁定义于顶部电极124的最外侧壁之间。第二宽度W₂定义于顶部金属层116的最外侧壁之间。在一些实施例中，第一宽度W₁介于约1000埃与3000埃范围内。在一些实施例中，第二宽度W₂介于约1500埃与4000埃范围内。第一宽度W₁小于第二宽度W₂。第一宽度W₁和第二宽度W₂分别在底部金属层112的最外侧壁内和内连线导线104的最外侧壁内。在一些实施例中，第一宽度W₁小于底部电极108的宽度。在一些实施例中，第一宽度W₁大于底部电极108的宽度。在一些实施例中，第一宽度W₁在底部电极108的最外侧壁内。

参看图4，提供图1A的存储器装置的一些替代性实施例的截面图400，其中顶部电极124的最底部表面完全上覆于顶部金属层116的最顶部表面。在一些实施例中，顶部电极124的最底部表面从顶部金属层116的第一外部边缘116a持续地延伸到顶部金属层116的第二外部边缘116b。顶部电极124的最外侧壁延伸穿过存储单元122的最外侧壁以及第一导电线134的最外侧壁。

图5示出集成电路500的一些实施例的截面图，其包含安置于集成电路500的内连线结构504中的第一存储单元123和第二存储单元125。第一存储单元123和第二存储单元125各自如图1A的存储单元122示出和描述。

集成电路500包含衬底506。衬底506可以是例如块状衬底(例如块体硅衬底)或绝缘体上硅(SOI)衬底。示出的实施例描绘一个或多个浅沟槽隔离(shallow trenchisolation，STI)区508，其可包含在衬底506内的介电质填充沟槽。

在STI区508之间安置两个存取晶体管510、存取晶体管512。存取晶体管510、存取晶体管512分别包含存取栅极电极514、存取栅极电极516，分别包含存取栅极介电层518、存取栅极介电层520，包含存取侧壁间隔件522，以及包含源极/漏极区524。源极/漏极区524安置于衬底506内在存取栅极电极514、存取栅极电极516以及STI区508之间，其经掺杂以具有第一导电类型，所述第一导电类型分别与栅极介电层518、栅极介电层520下方的沟道区的第二导电类型相对。存取栅极电极514、存取栅极电极516可以是例如掺杂的多晶硅或金属，例如铝、铜，或其组合。存取栅极介电层518、存取栅极介电层520可以是例如氧化物(例如二氧化硅)，或高κ介电材料。举例来说，存取侧壁间隔件522可能由氮化硅(例如Si₃N₄)制成。在一些实施例中，存取晶体管510和/或存取晶体管512可例如电耦合到字线(word line，WL)，使得可向存取栅极电极514和/或存取栅极电极516施加适当WL电压。

内连线结构504布置在衬底506上方且使装置(例如晶体管510、晶体管512)彼此耦合。内连线结构504包含以交替方式彼此分层的多个IMD层526、IMD层528、IMD层530以及多个金属化层532、金属化层534、金属化层536。IMD层526、IMD层528、IMD层530可由例如以下制成：低κ介电质，例如未经掺杂的硅酸盐玻璃；或氧化物，例如二氧化硅；或极低κ介电层。金属化物532、金属化物534、金属化物536包含金属线538、金属线540、金属线542，所述金属线形成于沟槽内且可由例如铜或铝的金属制成。触点544从底部金属化层532延伸到源极/漏极区524和/或栅极电极514、栅极电极516；且通孔546在金属化层532、金属化层534、金属化层536之间延伸。触点544和通孔546延伸穿过介电保护层550、介电保护层552(其可由介电材料制成并能够在制造期间充当刻蚀停止层)。举例来说，介电保护层550、介电保护层552可由极低κ介电材料制成。举例来说，触点544和通孔546可由例如铜或钨的金属制成。在一些实施例中，举例而言，所述金属线538中的金属线可电耦合至源极线(SL)，使得存取晶体管510、存取晶体管512的输出可于SL存取。

配置成存储对应数据状态的第一存储单元123和第二存储单元125布置在相邻金属层之间的内连线结构504内。第一存储单元123和第二存储单元125分别包含底部金属层112、介电数据存储层114、顶部金属层116、第一介电层118、第二介电层120以及顶部电极124。第一存储单元123和第二存储单元125分别穿过金属线542连接到第一位线BL₁和第二位线BL₂。

图6描绘图5的集成电路500的俯视图600的一些实施例，如以图5到图6中所示的剖示线指示。

当在一些实施例中从上方观察时，第一存储单元123和第二存储单元125可具有正方形形状或圆形形状。然而，在其它实施例中，例如由于许多刻蚀工艺的实用性，所示出的正方形形状的边角能够变成弧形，使得第一存储单元123和第二存储单元125具有带有弧形角的正方形形状，或具有圆形形状。在一些实施例中，第一存储单元123和第二存储单元125分别布置在金属线(图5的540)上方，且在其间没有通孔或触点的情况下，分别具有与金属线542直接电性连接的上部部分。在其它实施例中，通孔或触点使上部部分耦合到金属线542。

图7到图12示出形成根据本发明的实施例的包含存储单元的存储器装置的方法的一些实施例的截面图700到截面图1200。虽然参考方法描述图7到图12中所示的截面图700到截面图1200，但是应了解，图7到图12中所示的结构不限于所述方法而实际上可单独独立于所述方法。虽然图7到图12被描述为一系列动作，但是应了解，这些动作不限于所述动作次序，可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，一些示出和/或描述的动作可完全或部分地省略。

如图7的截面图700中所示，第一ILD结构106形成在衬底102上方。内连线导线104形成于第一ILD结构106内。在一些实施例中，内连线导线104可借助于镶嵌工艺形成。下部刻蚀终止层110形成在内连线导线104和第一ILD结构106上方。底部电极108在内连线导线104上方形成于下部刻蚀终止层110内。底部金属层112形成在下部刻蚀终止层110上方。介电数据存储层114形成在底部金属层112上方。顶部金属层116形成在介电数据存储层114上方。第一介电层118(在一些实施例中称为刻蚀终止层)形成在顶部金属层116上方。第二介电层120形成在第一介电层118上方。第一掩模层702形成在第二介电层120上方。在一些实施例中，可使用沉积工艺来形成上述各层，所述沉积工艺例如化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、一些其它合适的沉积工艺，或前述内容的任何组合。

第二介电层120的最外侧壁与第一掩模层702的最外侧壁对准。第二介电层120和第一掩模层702包括在第一介电层118正上方的中心区域704b内。第一介电层118的上部表面在中心区域704b外的第一牺牲区704a和第二牺牲区704c中暴露。

如图8的截面图800中所示，执行刻蚀工艺以刻蚀第二介电层120以及第二介电层120下方的层。通过使在第一牺牲区和第二牺牲区(图7的704a、704c)内的在第二介电层120下方的层暴露于一种或多种刻蚀剂802来执行刻蚀工艺。举例来说，可通过光刻/刻蚀工艺和/或一些其它合适的图案化工艺来执行刻蚀工艺。在各种实施例中，刻蚀工艺可包括单一刻蚀(即，刻蚀第二介电层120、底部金属层112、介电数据存储层114以及顶部金属层116的持续刻蚀)，或原位执行的多个刻蚀。刻蚀工艺完全地去除第一掩模层(图7的702)以及第二介电层120的一部分。在一些实施例中，刻蚀工艺完全地去除第二介电层120。在一些实施例中，刻蚀工艺去除约200埃到约600埃的第二介电层120。在一些实施例中，刻蚀工艺去除约50埃到约500埃的下部刻蚀终止层110。

第一多个侧壁804a和第二多个侧壁804b并不包括再溅镀导电材料。在一些实施例中，第一多个侧壁804a内的各个侧壁并不电耦合在一起。在一些实施例中，第二多个侧壁804b内的各个侧壁并不电耦合在一起。在一些实施例中，第一多个侧壁804a内的各个侧壁对准。在一些实施例中，第二多个侧壁804b内的各个侧壁对准。

如图9的截面图900中所示，IMD层126形成在下部刻蚀终止层110和第二介电层120上方。在一些实施例中，IMD层126直接接触第二介电层120的最外侧壁、第一介电层118的最外侧壁、顶部金属层116的最外侧壁、介电数据存储层114的最外侧壁以及底部金属层112的最外侧壁。第二掩模层902形成在IMD层126上方，且包括定义第一开口904的一对侧壁。在一些实施例中，第二掩模层902可例如是或包括光刻胶、氮化硅(SiN)、碳化硅(SiC)或类似物。第一开口904位于顶部金属层116正上方。

如图10的截面图1000中所示，执行刻蚀工艺以去除顶部金属层116、第一介电层118、第二介电层120以及IMD层126的一部分。刻蚀工艺定义顶部金属层116正上方的第二开口1004，从而暴露顶部金属层116的上部表面。通过使顶部金属层116、第一介电层118、第二介电层120以及IMD层126暴露于一种或多种刻蚀剂1002来执行刻蚀工艺。举例来说，可通过光刻/刻蚀工艺和/或一些其它合适的图案化工艺来执行刻蚀工艺。在一些实施例中，刻蚀工艺去除约50埃到约500埃的顶部金属层116。在一些实施例中，刻蚀工艺并不去除顶部金属层116的任何部分。

如图11的截面图1100中所示，顶部电极124形成于第二开口(图10的1004)内。顶部电极124的最底部表面低于顶部金属层116的最顶部表面。在一些实施例中，顶部电极124的最底部表面和顶部金属层116的最顶部表面以水平横线对准。顶部电极124可例如通过以下来形成：沉积导电层填充第二开口(图10的1004)并覆盖IMD层126；以及对导电层执行平坦化直到到达IMD层126为止。

在一些替代实施例中，可从介电数据存储层114上方省略顶部金属层116在这类实施例中，顶部电极124可直接形成在介电数据存储层114上或形成在上覆于介电数据存储层114的顶盖层(未示出)上。

如图12的截面图1200中所示，第二ILD层130形成在IMD层126上方。第一导通孔132在顶部电极124上方形成于第二ILD层130内。第一导电线134在第一导通孔132上方形成于第二ILD层130内。第二ILD层130可例如通过以下来形成：CVD、PVD、一些其它合适的沉积工艺或前述内容的任何组合。第一导通孔132和第一导电线134可例如通过以下来形成：图案化第二ILD层130以形成具有第一导通孔132和/或第一导电线134的图案的通孔开口；沉积导电层填充通孔开口并覆盖第二ILD层130；以及对导电层执行平坦化直到到达第二ILD层130为止。举例来说，可通过光刻/刻蚀工艺和/或一些其它适合的图案化工艺来执行图案化。举例来说，可通过CVD、PVD、无电电镀、电镀覆、一些其它适合的沉积工艺或前述内容的任何组合来执行沉积。举例来说，可通过CMP和/或一些其它适合的平坦化工艺来执行平坦化。

图13示出根据一些实施例的形成存储器装置的方法1300。虽然方法1300示出和/或描述为一系列动作或事件，但是应了解，所述方法不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所示出的不同的次序进行，且/或可同时进行。此外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，一些示出的动作或事件可省略，且可包含其它未示出的动作或事件。

在动作1302处，存储单元的层形成在第一层间介电(ILD)结构上方，存储单元的层包含顶部金属层。图7示出与动作1302的一些实施例相对应的截面图700。

在动作1304处，第一介电层形成在顶部金属层上方。图7示出与动作1304的一些实施例相对应的截面图700。

在动作1306处，第二介电层形成在第一介电层上方且第一掩模层形成在第二介电层上方，第一掩模层和第二介电层上覆并覆盖第一介电层的中心部分。图7示出与动作1306的一些实施例相对应的截面图700。

在动作1308处，去除第一掩模层，去除第一介电层和第二介电层的外部部分，并且去除存储单元的层的外部部分。图8示出与动作1308的一些实施例相对应的截面图800。

在动作1310处，金属间介电(IMD)层形成在存储单元上方。图9示出与动作1310的一些实施例相对应的截面图900。

在动作1312处，第二掩模层形成在IMD层上方，包括定义顶部电极开口的侧壁。图9示出与动作1312的一些实施例相对应的截面图900。

在动作1314处，执行刻蚀工艺以暴露存储单元的顶部金属层的上部表面。图10示出与动作1314的一些实施例相对应的截面图1000。

在动作1316处，顶部电极形成于直接接触顶部金属层的顶部电极开口内。图11示出与动作1316的一些实施例相对应的截面图1100。

因此，在一些实施例中，本发明涉及一种形成存储单元的方法，所述方法包括在图案化存储单元的层之后在存储单元上方形成顶部电极。

在一些实施例中，本发明涉及一种制造存储器装置的方法。方法包含：在衬底上方的下部内连线层上方形成存储单元堆叠，其中存储单元堆叠包含位于底部金属上方的数据存储层；在存储单元堆叠上方形成第一介电层；在第一介电层上方形成第一掩模层，其中第一掩模层上覆于第一介电层的中心部分且使得第一介电层的牺牲部分未经覆盖；根据第一掩模层执行第一介电层和存储单元堆叠的第一刻蚀；在执行第一刻蚀之后在存储单元堆叠上方形成金属间介电(IMD)层；在IMD层内且直接在存储单元堆叠上方形成顶部电极；以及在顶部电极上方形成上部内连线层，其中上部内连线层和下部内连线层包括与顶部电极不同的材料。

根据一些实施例，其中所述顶部电极形成为与所述数据存储层或所述数据存储层上方的顶盖层直接接触。

根据一些实施例，其中所述存储单元堆叠更包括在所述数据存储层上方的顶部金属层；以及其中所述顶部电极直接接触所述顶部金属层的上部表面。

根据一些实施例，其中所述顶部电极的下部表面低于所述顶部金属层的上部表面。

根据一些实施例，其中所述存储单元的外部侧壁与所述第一介电层的外部侧壁对准。

根据一些实施例，其中所述第一掩模层包括上覆于第二介电层的光刻胶层，其中所述第二介电层与所述第一介电层直接接触；以及其中所述第一刻蚀去除所述光刻胶层，且使得所述第二介电层的中心部分直接在所述第一介电层的所述中心部分上方。

根据一些实施例，所述的形成存储器装置的方法，更包括：在形成所述存储单元堆叠之前在所述衬底上方形成层间介电(ILD)层，其中所述层间介电层位于所述存储单元堆叠与所述衬底之间且包围底部电极；以及其中所述底部电极与所述底部金属直接接触，且其中所述顶部电极的下部表面在所述底部电极的侧壁内。

根据一些实施例，其中所述顶部电极以及所述底部电极是相同的材料。

根据一些实施例，其中所述相同材料是氮化钛，且其中所述上部内连线层以及所述下部内连线层均包括铜或铝。

在其它实施例中，本发明涉及一种存储器装置。存储器装置包含：电阻性随机存取存储器(RRAM)单元，安置在底部电极上方且包括位于顶部金属层与底部金属层之间的数据存储层，其中数据存储层、顶部金属层以及底部金属层的最外侧壁基本上对准；金属间介电(IMD)层，位于RRAM单元上方；以及顶部电极，上覆于RRAM单元且在IMD层内，其中顶部电极具有具备第一宽度的底部表面和具备第二宽度的顶部表面，所述第二宽度大于所述第一宽度，顶部电极的底部表面在从顶部金属层的侧壁后移一非零距离的位置处接触顶部金属层。

根据一些实施例，所述的存储器装置，更包括：上部内连线层，接触所述顶部电极，其中所述顶部电极以及所述底部电极包括第一材料，且其中所述上部内连线层包括与所述第一材料不同的第二材料。

根据一些实施例，其中所述第一材料是氮化钛且所述第二材料是铜或铝。

根据一些实施例，其中所述电阻性随机存取存储器单元更包括：刻蚀终止层，上覆于所述顶部金属层；以及其中所述顶部电极穿过所述刻蚀终止层延伸到所述顶部金属层，其中所述顶部电极的所述底部表面低于所述顶部金属层的顶部表面。

根据一些实施例，其中所述刻蚀终止层以及所述数据存储层包括相同材料。

根据一些实施例，其中所述顶部电极的宽度在第一方向上从所述顶部电极的所述顶部表面到所述顶部电极的所述底部表面持续地减小，其中所述电阻性随机存取存储器单元的宽度在所述第一方向上从所述电阻性随机存取存储器单元的顶部表面到所述电阻性随机存取存储器单元的底部表面持续地增大。

根据一些实施例，其中所述顶部电极的所述底部表面在所述底部电极的外部侧壁内。

在另外其它实施例中，本发明涉及一种存储器装置。存储器装置包含：电阻性随机存取存储器(RRAM)单元，安置在存储阵列区内的底部电极上方，其中RRAM单元包含位于顶部金属层与底部金属层之间的数据存储层；金属间介电(IMD)层，位于RRAM单元上方；顶部电极，上覆于RRAM单元且在IMD层内，使得顶部电极的顶部表面与IMD层的顶部表面对准，其中顶部电极延伸穿过RRAM单元的刻蚀终止层以直接接触顶部金属层；层间介电(ILD)层，位于存储阵列区内的IMD层上方；逻辑区，邻近于存储阵列区，其中存储阵列区内的ILD层的第一下部表面高于逻辑区内的ILD层的第二下部表面，第一下部表面与第二下部表面之间的差值由一高度定义；且其中所述高度等于底部金属层的底部表面与顶部电极的顶部表面之间的距离。

根据一些实施例，其中所述顶部电极的最大宽度小于所述电阻性随机存取存储器单元的最小宽度。

根据一些实施例，其中所述顶部电极以及所述底部电极包括第一材料，所述第一材料与所述顶部金属层以及所述底部金属层所包括的第二材料不同。

根据一些实施例，其中上部内连线结构安置于所述存储阵列区以及所述逻辑区中的所述层间介电层内，所述上部内连线结构包括与所述第一材料以及所述第二材料不同的第三材料。

前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本发明的实施例的各方面。本领域的技术人员应了解，其可以易于使用本发明的实施例作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或达成相同优势的其它方法和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本发明的实施例的精神和范围，且本领域的技术人员可在不脱离本发明的实施例的精神和范围的情况下在本文中进行各种改变、替代以及更改。