包括栅极间隔物结构的集成电路器件
阅读说明：本技术 包括栅极间隔物结构的集成电路器件 (Integrated circuit device including gate spacer structure ) 是由 尹灿植 金桐晤 朴济民 李基硕 于 2019-07-17 设计创作，主要内容包括：一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构,栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构,栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层,栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层,掩埋电介质层包括与第一电介质层相同的材料。(An integrated circuit device includes a gate stack structure on a base layer and a gate spacer structure on the base layer on opposite sidewalls of the gate stack structure, the gate stack structure having a gate insulating layer and a gate structure on the gate insulating layer, the gate insulating layer having a first dielectric layer on the base layer and having a first relative permittivity, the gate spacer structure including a buried dielectric layer on the base layer buried in a recess hole of the gate insulating layer at a lower portion of the gate spacer structure, the buried dielectric layer including a same material as the first dielectric layer.)
技术领域
实施方式涉及集成电路器件，更具体地，涉及包括栅极间隔物结构的集成电路器件。
背景技术
在集成电路器件中，栅极间隔物结构可以形成在栅极堆叠结构的两个侧壁上。由于集成电路器件高度集成，集成电路器件的栅极绝缘层的可靠性可能由于栅极间隔物结构的部件而降低。另外，由于栅极间隔物结构的部件，集成电路器件可能具有增加的寄生电容。
发明内容
根据一方面，提供一种集成电路器件，其包括：栅极堆叠结构，该栅极堆叠结构包括栅极绝缘层和在栅极绝缘层上的栅极结构，该栅极绝缘层包括在基层上并具有第一相对电容率的第一电介质层；以及在栅极堆叠结构的两个侧壁上且在基层上的栅极间隔物结构。栅极间隔物结构包括掩埋在位于基层上的栅极间隔物结构的下部处的栅极绝缘层中的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
根据另一方面，提供一种集成电路器件，其包括：栅极堆叠结构，该栅极堆叠结构包括栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层包括在基层上并具有第一相对电容率的第一电介质层以及具有大于第一相对电容率的第二相对电容率的第二电介质层，并且栅极结构包括金属层；以及在栅极堆叠结构的两个侧壁上和在基层上的栅极间隔物结构。栅极间隔物结构包括：第一间隔物，在栅极结构的两个侧壁上、包括第三电介质层、并且具有I形，该第三电介质层具有大于第一相对电容率的第三相对电容率；第二间隔物，包括掩埋在第一电介质层中的凹陷孔中的掩埋电介质层，第二间隔物在第一间隔物的下部处、第一间隔物的侧壁和掩埋电介质层的侧壁上包括与第一电介质层相同的材料、与掩埋电介质层一体设置、并且包括与掩埋电介质层相同的材料；第三间隔物，在第二间隔物的侧壁上、包括与第一间隔物相同的材料、并且具有L形；以及第四间隔物，在第三间隔物的侧壁和上部上并且包括与第二间隔物相同的材料。
根据另一方面，提供一种集成电路器件，包括：栅极堆叠结构，包括栅极绝缘层和设置在栅极绝缘层上的栅极结构，栅极绝缘层包括在基层上并具有第一相对电容率的第一电介质层以及具有大于第一相对电容率的第二相对电容率的第二电介质层，并且栅极结构包括金属层；以及在栅极堆叠结构的两个侧壁上且在基层上的栅极间隔物结构。栅极间隔物结构包括：第一间隔物，在栅极结构的两个侧壁上、包括第三电介质层、并且具有I形，该第三电介质层具有大于第一相对电容率的第三相对电容率；掩埋电介质层，在第一间隔物的下部处掩埋在第一电介质层中的凹陷孔中并且具有与第一电介质层相同的材料；第二间隔物，在第一间隔物的侧壁和掩埋电介质层的侧壁和基层上，并且包括与第一间隔物相同的材料；以及第三间隔物，在第二间隔物的侧壁和上部上并且包括与掩埋电介质层相同的材料。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将变得明显，附图中：
图1示出根据一实施方式的集成电路器件的俯视图；
图2示出沿图1中的线II-II'截取的剖视图；
图3示出图2的放大视图；
图4示出根据一实施方式的集成电路器件的剖视图；
图5示出图4的放大视图；
图6示出根据一实施方式的集成电路器件的剖视图；
图7示出图6的放大视图；
图8A至8D示出根据一实施方式的制造集成电路器件的方法中的阶段的剖视图；
图9A和9B示出根据一实施方式的制造集成电路器件的方法中的阶段的剖视图；
图10A和10B示出根据一实施方式的制造集成电路器件的方法中的阶段的剖视图；
图11示出根据一实施方式的存储器件的示意性结构的俯视图；
图12示出根据一实施方式的存储器件的示例性结构的框图；
图13示出根据一实施方式的存储器件的示例性结构的俯视图；
图14示出图13的存储单元阵列区的主要部件的示意性布局；以及
图15A至15Q示出根据一实施方式的制造存储器件的方法中的阶段的剖视图。
具体实施方式
图1是根据一实施方式的集成电路器件1的俯视图。
具体地，如图1所示，集成电路器件1可以沿X方向(第一方向)在半导体衬底12上具有有源区域AR。集成电路器件1可以具有在Y方向(第二方向)上交叉有源区域AR的栅极线GL。栅极线GL可以包括栅极堆叠结构GS和栅极间隔物结构SPG1。X方向可以垂直于Y方向。栅极线GL可以是字线。
图1示出了有源区域AR位于与X方向平行的方向上，但是根据需要，有源区域AR可以与X方向以一定角度排列，例如以45度对角地排列。在栅极线GL两侧的有源区域AR中，可以设置源极区44和漏极区46。
集成电路器件1可以包括栅极线GL、源极区44和漏极区46，因此可以包括晶体管。图1仅示出了一个晶体管，但集成电路器件1可以包括多个晶体管。集成电路器件1可以是包括单元阵列区和***电路区的存储器件。在一实施方式中，图1的集成电路器件1可以形成在***电路区中。
图2是沿图1的线II-II'截取的剖视图。图3是图2的放大部分A。
具体地，图2示出了部件沿Z方向(第三方向)堆叠，该Z方向垂直于X方向和Y方向上的平面。参照图2，虽然仅示出了一个栅极堆叠结构GS，但是多个栅极堆叠结构GS可以在基层12和14上彼此分开地形成。图3是详细示出基层12和14上的栅极堆叠结构GS和栅极间隔物结构SPG1的下部的放大视图。
集成电路器件1可以在栅极堆叠结构GS的两侧(例如相反侧)和栅极间隔物结构SPG1的下部包括源极区44和漏极区46。源极区44和漏极区46可以形成在基层12和14(即，分别为半导体衬底12和半导体层14)上。半导体衬底12可以包括有源区域AR。集成电路器件1可以包括栅极堆叠结构GS，栅极堆叠结构GS包括栅极绝缘层DES和栅极结构MGS。栅极绝缘层DES可以形成在包括半导体衬底12和半导体层14的基层12和14上。
半导体衬底12可以包括硅(Si)，例如晶体Si、多晶Si或非晶Si。在一实施方式中，半导体衬底12可以包括化学半导体，例如锗(Ge)或SiGe、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)。在一实施方式中，半导体衬底12可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。在一实施方式中，半导体衬底12可以是硅衬底。
半导体层14可以是能够改善载流子迁移率的材料层。半导体层14可以是例如SiGe层。根据需要，半导体层14可以被选择性地形成。如图3所示，包括半导体衬底12和半导体层14的基层12和14可以被称为Z方向上的衬底级SUBL。
栅极绝缘层DES可以被称为栅极电介质层。栅极绝缘层DES可以包括具有第一相对电容率(第一相对介电常数或第一介电常数)的第一电介质层19和具有大于第一相对电容率的第二相对电容率(第二相对介电常数或第二介电常数)的第二电介质层20。第一电介质层19可以包括子电介质层16和界面层18。子电介质层16的厚度可以大于界面层18的厚度，例如在Z方向上。
子电介质层16和界面层18可以是硅氧化物层。当子电介质层16和界面层18是硅氧化物层时，第一相对电容率可以是约3.9。界面层18用于改善子电介质层16与第二电介质层20之间的界面特性，例如界面层18可以形成在子电介质层16与第二电介质层20之间，或界面层18根据需要可以被省略。
第二电介质层20可以形成在第一电介质层19上。第二电介质层20的厚度可以小于第一电介质层19的厚度，例如沿Z方向。第二电介质层20可以包括具有第二相对电容率的高k电介质层，该第二相对电容率大于具有第一相对电容率的硅氧化物层的相对电容率。第二电介质层20可以具有范围从约10至约25的第二相对电容率(第二相对介电常数或第二介电常数)。
在一实施方式中，第二电介质层20可以包括例如铪氧化物(HfO)、铪硅氧化物(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅氧化物(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)和铅钪钽氧化物(PbScTaO)中的至少一种材料。
如图3所示，第一电介质层级DESL1和第二电介质层级DESL2可以沿Z方向设置在衬底级SUBL上。第一电介质层级DESL1可以包括子电介质层16和界面层18。第二电介质层级DESL2可以包括第二电介质层20。包括栅极结构MGS的栅极结构级MGSL可以沿Z方向在第二电介质层级DESL2上。
栅极结构MGS可以是包括金属层的金属栅极结构。栅极结构MGS可以包括功函数控制层25、第一栅极层26、第二栅极层33和盖层34。功函数控制层25可以是含金属的功函数控制层。功函数控制层25可以包括例如金属、导电金属氮化物、导电金属碳化物、包含金属原子的导体或其组合。功函数控制层25可以具有单层结构或多层结构。
在一实施方式中，功函数控制层25可以包括第一功函数控制层22和第二功函数控制层24。第一功函数控制层22可以是单个金属层。第一功函数控制层22可以包括例如钛(Ti)、钽(Ta)、铝(Al)、镍(Ni)、钴(Co)、镧(La)、铌(Nb)、钼(Mo)、铪(Hf)、铱(Ir)、钌(Ru)、铂(Pt)、镱(Yb)、镝(Dy)、铒(Er)或钯(Pd)中的至少一种。第二功函数控制层24可以是导电金属氮化物或导电金属碳化物。第二功函数控制层24可以包括例如HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TiC和TaC中的至少一种。
在一实施方式中，功函数控制层25可以具有单层结构或多层结构。在一实施方式中，功函数控制层25可以具有以下中的至少一个堆叠结构，例如TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN、TaN/TiN、La/TiN、Mg/TiN和Sr/TiN。这里，TiN可以用TaN、TaCN、TiCN、CoN或CoCN代替，La可以用LaO或LaON代替。
第一栅极层26可以包括掺杂的多晶硅或金属，例如W、Mo、Au、Cu、Al、Ni或Co。第一栅极层26可以是包括例如以上列出的材料当中的材料的单层或者包括其至少两种的层。
第二栅极层33可以包括阻挡金属层28和30以及金属层32。阻挡金属层28和30可以是其中结合金属和金属氮化物的层。阻挡金属层28和30可以具有以下中的至少一种堆叠结构，例如Ta/TiN、Ti/TiN、Mg/TiN和Sr/TiN。金属层32可以包括例如W、Mo、Au、Cu、Al、Ni或Co。盖层34可以是例如硅氮化物层。
集成电路器件1可以包括形成在基层12和14上的栅极堆叠结构GS的两侧上的栅极间隔物结构SPG1。如下所述，栅极间隔物结构SPG1可以包括多个部件。栅极间隔物结构SPG1可以通过优化部件来提高栅极绝缘层DES的可靠性并减小寄生电容。
更详细地，栅极间隔物结构SPG1可以包括掩埋电介质层FL1，其掩埋在第一电介质层19中的凹陷孔RH1中并且包括与第一电介质层19相同的材料。
当注入杂质以形成源极区44和漏极区46时，掩埋电介质层FL1可以通过防止对第一电介质层19的下边缘部分的损坏来提高第一电介质层19的可靠性。换句话说，掩埋电介质层FL1可以保护第一电介质层19并保持栅极绝缘层DES的电特性(即时间相关的电介质击穿(TDDB)特性)是合适的。
另外，掩埋电介质层FL1包括与第一电介质层19相同的材料，例如硅氧化物，因此与掩埋电介质层FL1包括其它材料(例如硅氮化物)的情况相比，可以改善栅极绝缘层DES的电特性，即TDDB特性。
栅极间隔物结构SPG1可以每个包括第一间隔物36、第二间隔物38、第三间隔物40和第四间隔物42。第一间隔物36可以在栅极结构MGS的两个侧壁上形成为具有线性条形，例如I形。第一间隔物36可以包括具有第三相对电容率(第三相对介电常数或第三介电常数)的第三电介质层，该第三相对电容率大于硅氧化物层的第一相对电容率。第一间隔物36可以是例如硅氮化物层。硅氮化物层的相对电容率可以是约6.9。
第二间隔物38可以形成在第一间隔物36和掩埋电介质层FL1的侧壁上，并且在基层12和14上。也就是，第二间隔物38在基层14上形成为例如具有两个垂直地连接的部分的L形，因此L形的垂直部分沿第一间隔物36和掩埋电介质层FL1的侧壁延伸，并且L形的水平部分沿基层14的顶部远离垂直部分延伸。第二间隔物38可以与掩埋电介质层FL1一体形成，并且包括与掩埋电介质层FL1相同的材料。第二间隔物38可以是例如硅氧化物层。
第三间隔物40可以在第一间隔物38的一个侧壁和上部上形成为L形。第三间隔物40可以包括与第一间隔物36相同的材料。第三间隔物40可以是例如硅氮化物层。第四间隔物42可以形成在第三间隔物40的壁和上部上。第四间隔物42可以包括与第二间隔物38相同的材料。第四间隔物42可以是例如硅氧化物层。第四间隔物42的水平宽度(X方向上的宽度)可以大于第一间隔物36和第三间隔物40的例如垂直部分的水平宽度。
当第三间隔物40和第四间隔物42分别是硅氮化物层和硅氧化物层时，第三间隔物40可以防止包括在第四间隔物42中的氧原子在制造集成电路器件1期间进入第一电介质层19。因此，集成电路器件1可以防止在其操作期间阈值电压的增加。
在栅极间隔物结构SPG1中，包括具有低相对电容率的硅氧化物层的第四间隔物42的水平宽度大于具有高相对电容率的第一间隔物36和第三间隔物40的水平宽度。此外，栅极间隔物结构SPG1包括第二间隔物38，第二间隔物38包括具有低相对电容率的硅氧化物层。因此，集成电路器件1的栅极间隔物结构SPG1可以减小与其它相邻导电层(例如相邻栅极堆叠结构)的寄生电容。
图4是根据一实施方式的集成电路器件2的剖视图。图5是图4的部分B的放大图。
具体地，集成电路器件2可以与图1至图3的集成电路器件1相同，除了栅极间隔物结构SPG2的结构之外。已参照图1至图3提供的描述在此将仅被简要提供或者省略。图5是用于更详细地说明基层12和14上的栅极堆叠结构GS和栅极间隔物结构SPG2的下部的放大视图。
集成电路器件2可以包括栅极堆叠结构GS和栅极间隔物结构SPG2，栅极堆叠结构GS包括栅极绝缘层DES和栅极结构MGS。栅极间隔物结构SPG2可以提高栅极绝缘层DES的可靠性，并且可以通过优化部件来减小寄生电容。
栅极间隔物结构SPG2可以包括掩埋电介质层FL2，其掩埋在第一电介质层19中的凹陷孔RH2中并且包括与第一电介质层19相同的材料。如以上参照图2和图3所述，当注入杂质以形成源极区44和漏极区46时，掩埋电介质层FL2可以防止对第一电介质层19的下边缘部分的损坏，并且可以保持栅极绝缘层DES的电特性(即TDDB特性)是合适的。另外，掩埋电介质层FL2包括与第一电介质层19相同的材料，例如硅氧化物，因此与掩埋电介质层FL2包括其它材料(例如硅氮化物)的情况相比，可以改善栅极绝缘层DES的电特性，即TDDB特性。
栅极间隔物结构SPG2可以每个包括第一间隔物36、第二间隔物38a、第三间隔物40和第四间隔物42。第一间隔物36可以在栅极结构MGS的侧壁上形成为I形。第一间隔物36可以包括具有第三相对电容率(第三相对介电常数或第三介电常数)的第三电介质层，该第三相对电容率大于硅氧化物层的第一相对电容率。第一间隔物36可以包括硅氮化物层。硅氮化物层的相对电容率可以是约6.9。
第二间隔物38a可以形成为在第一间隔物36和掩埋电介质层FL2的侧壁上具有例如I形的线性条形。第二间隔物38a可以与掩埋电介质层FL2一体形成，并且可以包括与掩埋电介质层FL2相同的材料。第二间隔物38a可以包括硅氧化物层。
第三间隔物40可以在第二间隔物38a的壁和上部上形成为L形。第三间隔物40可以包括与第一间隔物36相同的材料。第三间隔物40可以包括硅氮化物层。第四间隔物42可以形成在第三间隔物40的壁和上部上。第四间隔物42可以包括与第二间隔物38a相同的材料。第四间隔物42可以包括硅氧化物层。
第三间隔物40和第四间隔物42分别包括硅氮化物层和硅氧化物层，并且第三间隔物40接触半导体层14。因此，第三间隔物40可以很好地防止包括在第四间隔物42中的氧原子在制造集成电路器件2期间进入第一电介质层19。因此，集成电路器件2可以防止在操作期间阈值电压的增加。
另外，在栅极间隔物结构SPG2中，包括具有低相对电容率的硅氧化物层的第四间隔物42的水平宽度大于具有高相对电容率的第一间隔物36和第三间隔物40的水平宽度。另外，栅极间隔物结构SPG2包括第二间隔物38a，第二间隔物38a包括具有低相对电容率的硅氧化物层。因此，集成电路器件2的栅极间隔物结构SPG2可以减小与其它相邻导电层(例如相邻栅极堆叠结构)的寄生电容。
图6是根据一实施方式的集成电路器件3的剖视图。图7是图6的部分C的放大视图。
具体地，集成电路器件3可以与图1至图3的集成电路器件1以及图4和图5的集成电路器件2相同，除了栅极间隔物结构SPG3的结构之外。已参照图1至图5提供的描述在此将仅被简要提供或者省略。图7是用于更详细地说明基层12和14上的栅极堆叠结构GS和栅极间隔物结构SPG3的下部的放大视图。
集成电路器件3可以包括栅极堆叠结构GS和栅极间隔物结构SPG3，栅极堆叠结构GS包括栅极绝缘层DES和栅极结构MGS。栅极间隔物结构SPG3可以提高栅极绝缘层DES的可靠性，并且可以通过优化部件来减小寄生电容。
栅极间隔物结构SPG3可以包括掩埋电介质层FL3，其掩埋在第一电介质层19中的凹陷孔RH3中并且包括与第一电介质层19相同的材料。如以上参照图2至图5所述，掩埋电介质层FL3可以保护第一电介质层19并且可以保持栅极绝缘层DES的电特性(即TDDB特性)是合适的。
栅极间隔物结构SPG3可以每个包括第一间隔物36、第二间隔物41和第三间隔物43。第一间隔物36可以在栅极结构MGS的两个侧壁上形成为I形。第一间隔物36可以包括具有第三相对电容率(第三相对介电常数或第三介电常数)的第三电介质层，该第三相对电容率大于硅氧化物层的第一相对电容率。第一间隔物36可以包括硅氮化物层。硅氮化物层的相对电容率可以是约6.9。
第二间隔物41可以在第一间隔物36的壁、掩埋电介质层FL3的壁、以及基层12和14(即半导体层14)上形成为L形。第二间隔物41可以包括与第一间隔物36相同的材料。第二间隔物41可以包括例如硅氮化物层。
第三间隔物43可以形成在第二间隔物41的壁和上部上。第三间隔物43可以包括与掩埋电介质层FL3相同的材料。第三间隔物43可以包括硅氧化物层。第三间隔物43的水平宽度(X方向上的宽度)可以大于第一间隔物36和第二间隔物41的水平宽度。
当第二间隔物41和第三间隔物43分别包括硅氮化物层和硅氧化物层时，第二间隔物41可以防止包括在第三间隔物43中的氧原子在制造集成电路器件3期间进入第一电介质层19。因此，集成电路器件3可以防止在操作期间阈值电压的增加。
在栅极间隔物结构SPG3中，包括具有低相对电容率的硅氧化物层的第三间隔物43的水平宽度大于具有高相对电容率的第一间隔物36和第二间隔物41的水平宽度。因此，集成电路器件3的栅极间隔物结构SPG3可以减小与其它相邻导电层(例如相邻栅极堆叠结构)的寄生电容。
图8A至8D是用于说明根据一实施方式的制造集成电路器件的方法的剖视图。具体地，图8A至8D被提供以说明制造图2和3的集成电路器件1的方法。已参照图2和图3提供的描述这里将仅被简要提供或者省略。
参照图8A，在包括半导体衬底12和半导体层14的基层12和14上，包括第一电介质材料层19'和第二电介质层20的栅极绝缘层DES以及栅极结构MGS被顺序地形成。
半导体层14可以形成在半导体衬底12上。半导体层14可以是能够改善载流子迁移率的材料层。在半导体层14上，第一电介质材料层19'和第二电介质层20被形成。第一电介质材料层19'可以是电介质层，例如硅氧化物层，其具有第一相对电容率。
第一电介质材料层19'可以通过在子电介质材料层16'上形成界面材料层18'而形成。子电介质材料层16'可以具有比界面材料层18'更大的厚度。第二电介质层20可以包括高k电介质层，其具有比第一相对电容率大的第二相对电容率，例如HfO。
栅极结构MGS形成在栅极绝缘层DES上。栅极结构MGS可以包括功函数控制层25、第一栅极层26、第二栅极层33和盖层34。功函数控制层25可以包括第一功函数控制层22和第二功函数控制层24。第二栅极层33可以包括阻挡金属层28和30以及金属层32。在用于形成栅极结构MGS的图案化工艺中，第二电介质材料层被蚀刻，并且因此第二电介质层20可以不形成在第一电介质材料层19'的位于半导体衬底12的两侧上方的部分上。
接着，在其上形成栅极绝缘层DES和栅极结构MGS的基层12和14的整个表面上，第一间隔物材料层36'被形成。第一间隔物材料层36'例如共形地形成在第一电介质材料层19'的表面以及栅极结构MGS的两个侧壁和顶表面上。第一间隔物材料层36'可以是电介质层，例如硅氮化物层，其具有比第一相对电容率大的第三相对电容率。
参照图8B，第一间隔物材料层36'被各向异性地蚀刻，例如使得第一间隔物材料层36'的水平部分可以与其下方的栅极绝缘层DES的部分一起被去除。结果，第一电介质层19形成在第一间隔物36的下部和栅极结构MGS下方，第二电介质层20形成在第一电介质层19与栅极结构MSG之间。第一电介质层19可以包括形成在子电介质层16上的界面层18。由于以上形成栅极结构MGS和蚀刻第一间隔物材料层36'的工艺，第一间隔物36可以形成在栅极结构MSG和第二电介质层20的两个侧壁上。
接着，由栅极结构MGS暴露的第一电介质层19的两个端部被进一步蚀刻以形成凹陷孔RH1。凹陷孔RH1可以凹入到栅极绝缘层DES(即在基层12和14上并且在第一间隔物36下方的第一电介质层19)中。凹陷孔RH1可以是底切区，例如暴露第一间隔物36的底表面的一部分。
图8B示出了第一间隔物36和凹陷孔RH1通过执行单独的工艺(例如经由两个单独的蚀刻工艺)形成。然而，凹陷孔RH1可以在例如经由相同的蚀刻工艺形成第一间隔物36的同时被形成。
参照图8C，第二间隔物材料层38'和掩埋电介质材料层FL1'被同时形成以将凹陷孔RH1掩埋到基层14中，即半导体层14的整个表面(其上形成栅极绝缘层DES、栅极结构MGS和第一间隔物36)上。掩埋电介质材料层FL1'用于掩埋凹陷孔RH1。例如，如图8C所示，在形成第二间隔物材料层38'期间，凹陷孔RH1可以例如被完全填充以形成掩埋电介质材料层FL1'，从而使掩埋电介质材料层FL1'的外侧壁与第一间隔物36的外侧壁对准。例如，如图8C中进一步所示，第二间隔物材料层38'可以在掩埋电介质材料层FL1'的外侧壁上延伸。注意，图8C中的表示掩埋电介质材料层FL1'的外侧壁的虚线是为方便起见而添加的虚拟线。
第二间隔物材料层38'形成在第一间隔物36的侧壁、掩埋电介质材料层FL1'的侧壁和栅极结构MGS的顶表面上。第二间隔物材料层38'和掩埋电介质材料层FL1'可以一体形成，例如作为在相同工艺中形成的单个无缝结构，并且可以包括相同的材料。第二间隔物材料层38'和掩埋电介质材料层FL1'可以包括与第一电介质层19相同的材料。
参照图8D，第三间隔物材料层40'和第四间隔物材料层42'被顺序地形成在基层12和14上，即其上形成第二间隔物材料层38'和掩埋电介质材料层FL1'的半导体层14的整个表面上。在第二间隔物材料层38'上，第三间隔物材料层40'和第四间隔物材料层42'被顺序地形成。第三间隔物材料层40'包括与第一间隔物36相同的材料。第四间隔物材料层42'包括与第二间隔物材料层38'相同的材料。
然后，第四间隔物材料层42'、第三间隔物材料层40'和第二间隔物材料层38'被各向异性地蚀刻。在这种情况下，如图2所示，具有L形的第二间隔物38和具有L形的第三间隔物40形成在第一间隔物36的一个侧壁上。此外，在第三间隔物40的壁和上部上，具有比第一间隔物36、第二间隔物38和第三间隔物40大的宽度的第四间隔物42被形成。因此，栅极间隔物结构SPG1形成在栅极绝缘层DES和栅极结构MGS的侧壁上。
接着，通过将杂质注入到栅极绝缘层DES和栅极结构MGS的侧壁以及栅极间隔物结构SPG1下方的基层12和14中，源极区44和漏极区46被形成。
图9A和图9B是用于说明根据一实施方式的制造集成电路器件的方法的剖视图。
具体地，图9A和图9B被提供以说明制造图4和图5的集成电路器件2的方法。已参照图4和图5提供的描述这里将仅被简要提供或被省略。另外，已参照图8A至图8D提供的描述这里将仅被简要提供或省略。
如上所述，图8A至图8C的制造工艺被执行。在这种情况下，第一间隔物36形成在栅极结构MGS的两个侧壁上。凹陷孔RH1形成在第一间隔物36的下部中和第一电介质层19的侧壁上。第二间隔物材料层38'和掩埋电介质材料层FL1'同时形成以在基层14(即其上形成栅极绝缘层DES、栅极结构MGS和第一间隔物36的半导体层14的整个表面)中掩埋凹陷孔RH1。掩埋电介质材料层FL1'用于掩埋凹陷孔RH1。
参照图9A，第二间隔物材料层38'被各向异性地蚀刻以形成第二间隔物38a。在这种情况下，掩埋电介质层FL2形成在凹陷孔RH2中。另外，第二间隔物38a形成在第一间隔物36的壁和掩埋电介质层FL2的壁上。第二间隔物38a形成为I形。在图9A中，凹陷孔RH1和掩埋电介质层FL1的附图标记变为RH2和FL2，用于与图8B和图8C比较。
参照图9B，第三间隔物材料层40'和第四间隔物材料层42'被顺序地形成在基层12和14上，即其上形成第一间隔物36、第二间隔物38a和掩埋电介质层FL2的半导体层14的整个表面上。第三间隔物材料层40'可以包括与第一间隔物36相同的材料。第四间隔物材料层42'可以包括与第二间隔物38a相同的材料。
然后，第四间隔物材料层42'和第三间隔物材料层40'被各向异性地蚀刻。在这种情况下，如图4所示，在第一间隔物36的一个侧壁上，具有I形的第二间隔物38a和具有L形的第三间隔物40被形成。另外，具有比第一间隔物36、第二间隔物38a和第三间隔物40大的宽度的第四间隔物42形成在第三间隔物40的壁和上部上。因此，栅极间隔物结构SPG2被形成在栅极绝缘层DES和栅极结构MGS的侧壁上。
接着，通过将杂质注入到栅极绝缘层DES和栅极结构MGS的侧壁以及栅极间隔物结构SPG2下方的基层12和14中，源极区44和漏极区46被形成。
图10A和图10B是用于说明根据一实施方式的制造集成电路器件的方法的剖视图。具体地，图10A和图10B被提供以说明制造图6和图7的集成电路器件3的方法。已参照图6和图7提供的描述这里将仅被简要提供或被省略。已参照图8A至图8D提供的描述这里将仅被简要提供或省略。
如上所述，图8A和图8B的制造工艺被执行。在这种情况下，第一间隔物36形成在栅极结构MGS的侧壁上。另外，凹陷孔RH1形成在第一间隔物36的下部和第一电介质层19的壁中。
参照图10A，掩埋电介质层FL3被形成以掩埋凹陷孔RH3。为了与图8B和图8C比较，图10A的凹陷孔RH1和掩埋电介质层FL1的附图标记分别变为RH3和FL3。
掩埋电介质层FL3可以通过在基层(即其上形成栅极绝缘层DES、栅极结构MGS和第一间隔物36的半导体层14的整个表面)中形成并各向异性地蚀刻用于掩埋凹陷孔RH3的掩埋电介质材料层而形成。掩埋电介质层FL3可以包括与第一电介质层19相同的材料。
参照图10B，第二间隔物材料层41'和第三间隔物材料层43'被顺序地形成在基层12和14上，即其上形成第一间隔物36和掩埋电介质层FL3的半导体层14的整个表面上。第二间隔物材料层41'可以包括与第一间隔物36相同的材料。第三间隔物材料层43'可以包括与第一电介质层19相同的材料。
然后，第三间隔物材料层43'和第二间隔物材料层41'被各向异性地蚀刻。在这种情况下，如图6所示，具有L形的第二间隔物41形成在第一间隔物36的壁上。另外，具有比第一间隔物36和第二间隔物41大的宽度的第三间隔物43形成在第二间隔物41的壁和上部上。因此，栅极间隔物结构SPG3形成在栅极绝缘层DES和栅极结构MGS的侧壁上。
接着，通过将杂质注入到栅极绝缘层DES和栅极结构MGS的侧壁以及栅极间隔物结构SPG3下方的基层12和14中，源极区44和漏极区46被形成。
在下文中，存储器件的结构和制造其的方法将作为上述集成电路器件的应用示例被描述。
图11是示出根据一实施方式的存储器件50的示意性结构的俯视图。
具体地，存储器件50可以是动态随机存取存储(DRAM)器件。存储器件50可以包括半导体衬底12，半导体衬底12具有第一区52和围绕第一区52的第二区54。
第一区52可以是存储单元区，其包括包含多个存储单元的存储单元阵列。第一区52可以是DRAM器件的存储单元区。存储单元可以包括晶体管和电容器。
第二区54可以是核心区或***电路区(下文中统称为“***电路区”)。在第二区54中，可以存在驱动第一区52中的存储单元所必需的对准的***电路。第二区54可以是DRAM器件的***电路区。
图12是用于说明根据一实施方式的存储器件50的示例性结构的框图。
具体地，图12的存储器件50被提供以说明DRAM器件的示例性结构。在存储器件50中，第一区52可以是DRAM器件的存储单元区，第二区54可以是DRAM器件的***电路区。
第一区52可以包括存储单元阵列52a。在存储单元阵列52a中，用于存储数据的存储单元可以在行方向和列方向上对准。存储单元可以每个包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到在行方向上对准的字线中的相应字线。存取晶体管的源极和漏极中的一个可以连接到在列方向上对准的位线或互补位线中的相应位线或互补位线，并且其另一个可以连接到单元电容器。
第二区54可以包括行解码器53、感测放大器55、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出电路66。
感测放大器55可以感测和放大存储单元的数据，并且可以将数据存储在存储单元中。感测放大器55可以实现为连接在存储单元阵列52a中包括的位线和互补位线之间的交叉耦合放大器。
通过数据输入/输出电路66输入的数据DQ可以响应于地址信号ADD被写入存储单元阵列52a，并且从存储单元阵列52a读取的数据DQ可以响应于地址信号ADD通过数据输入/输出电路66输出到外部。地址信号ADD可以输入到地址缓冲器64，以指定向其写入/从其读取数据DQ的存储单元。地址缓冲器64可以临时存储从外部输入的地址信号ADD。
行解码器53可以解码从地址缓冲器64输出的地址信号ADD当中的行地址，以指定连接到数据DQ向其输入/从其输出的存储单元的字线。也就是，行解码器53可以通过在数据写入或读取模式中解码从地址缓冲器64输出的行地址来启用对应的字线。此外，行解码器53可以通过在自刷新模式下解码由地址计数器生成的行地址来启用对应的字线。
列解码器56可以解码从地址缓冲器64输出的地址信号ADD当中的列地址，以指定连接到数据DQ向其输入/从其输出的存储单元的位线。存储单元阵列52a可以从由行地址和列地址指定的存储单元输出数据DQ，或者可以将数据DQ写入存储单元。
命令解码器60可以接收从外部发送的命令信号CMD、解码命令信号CMD、并且在内部生成解码的命令信号CMD，例如自刷新进入命令或自刷新退出命令。MRS/EMRS电路62可以响应于MRS/EMRS命令和用于指定存储器件50的操作模式的地址信号ADD而在其中设定模式寄存器。
存储器件50还可以包括产生时钟信号的时钟电路、接收从外部施加到其的电源电压并产生或分配内部电压的电源电路等。
自刷新控制电路58可以响应于从命令解码器60输出的命令来控制存储器件50的自刷新操作。命令解码器60可以包括地址计数器、计时器和核心电压发生器。地址计数器可以响应于从命令解码器60输出的自刷新进入命令生成用于指定行地址(该行地址经历自刷新)的行地址，并且可以将所生成的行地址发送到行解码器53。地址计数器可以响应于从命令解码器60输出的自刷新退出命令而停止计数操作。
图13是根据一实施方式的存储器件50的示例性结构的俯视图。
具体地，存储器件50被提供以说明DRAM器件的示例性结构。存储器件50包括多个第一区52。第一区52可以被第二区54围绕。第一区52可以是包括存储单元阵列MCA的存储单元区。第二区54可以是***电路区。
第二区54可以每个包括子字线驱动器块SWD、感测放大器块S/A和连接块CJT。在第二区54中，子字线驱动器块SWD可以在存储单元阵列MCA的字线方向上对准，并且感测放大器块S/A可以在位线方向上对准。在感测放大器块S/A中，位线感测放大器可以被对准。
连接块CJT可以位于子字线驱动器块SWD与感测放大器块S/A交叉的点处。在连接块CJT中，用于驱动位线感测放大器的功率驱动器和地驱动器可以交替地对准。虽然未在图中示出，但是在第二区54中，可以进一步形成诸如反相器链和输入/输出电路的***电路。
图14是用于说明图13的存储单元阵列区MCA的主要部件的示意性布局。
具体地，存储单元阵列区MCA可以包括单元有源区域A1，例如，单元有源区域A1可以对应于图1中的有源区域AR。单元有源区域A1可以被排列为具有在相对于第一方向(X方向)和第二方向(Y方向)的对角方向上的长轴。
字线WL可以通过交叉单元有源区域A1而沿第一方向(X方向)彼此平行地延伸。在字线WL上方，位线BL可以沿交叉第一方向(X方向)的第二方向(Y方向)彼此平行地延伸。位线BL可以通过直接接触DC连接到单元有源区域A1。
掩埋接触BC可以形成在位线BL当中彼此相邻的两个位线BL之间。多个掩埋接触BC可以沿第一方向(X方向)和第二方向(Y方向)在一条线上对准。在掩埋接触BC上，着落垫LP可以被形成。掩埋接触BC和着落垫LP可以将形成在位线BL上方的电容器的下电极连接到单元有源区域A1。着落垫LP可以分别与掩埋接触BC部分地交叠。
图15A至图15Q是根据一实施方式的被顺序提供以说明制造存储器件50的方法的剖视图。具体地，参照图15A至图15Q，制造具有参照图11至图14被描述的部件的存储器件50(即包括DRAM器件的集成电路器件)的示例性方法将被描述。
图15A至图15Q示出了单元阵列区CELL和***电路区CORE/PERI的剖面。单元阵列区CELL可以是参照图11至图14描述的第一区52的部分。***电路区CORE/PERI可以是参照图11至图14描述的第二区54的部分。***电路区CORE/PERI可以是参照图1至图3描述的集成电路器件1的部分。
参照图15A至图15Q，标记为(A)的剖面可以对应于沿图14的线A-A'截取的部分，并且标记为(B)的剖面可以对应于沿图14的线B-B'截取的部分。标记为(C)的剖面可以是存储器件的***电路区。
参照图15A，准备具有单元阵列区CELL和***电路区CORE/PERI的半导体衬底110。半导体衬底110可以与图1至图3的衬底12相同。在器件隔离沟槽112T形成于半导体衬底110上之后，形成填充器件隔离沟槽112T的器件隔离层112。单元有源区域A1由半导体衬底110的单元阵列区CELL中的器件隔离层112限定，并且***电路有源区域A2可以限定在***电路区CORE/PERI中。
如图14所示，单元有源区域A1可以每个具有相对长的岛型的平面形状，其具有短轴和长轴。器件隔离层112可以包括例如硅氧化物膜、硅氮化物膜或其组合。然而，器件隔离层112不限于此。器件隔离层112可以是单层(其是一种类型的绝缘层)、双层(其是两种不同类型的绝缘层)、或者多层(其是至少三种类型的绝缘层的组合)。
在***电路区CORE/PERI中，器件隔离层112可以包括第一绝缘衬垫112A、第二绝缘衬垫112B以及填充第二绝缘衬垫112B上的器件隔离沟槽112T的掩埋绝缘层112C，所有这些都顺序地形成在器件隔离沟槽112T的内壁上。在一些实施方式中，第一绝缘衬垫112A可以包括氧化物膜，第二绝缘衬垫112B可以包括氮化物膜，并且掩埋绝缘层112C可以包括氧化物膜。
在一些实施方式中，形成第一绝缘衬垫112A的氧化物膜可以是例如中温氧化(MTO)膜、高密度等离子体(HDP)氧化物膜、热氧化物膜、原硅酸四乙酯(TEOS)膜、或未掺杂的硅酸盐玻璃(USG)膜。第二绝缘衬垫112B可以是例如硅氮化物膜。
在一些实施方式中，形成掩埋绝缘层112C的氧化物膜可以是例如东燃硅氮烷(tonen silazene，TOSZ)膜、HDP氧化物膜或USG氧化物膜。在其它实施方式中，形成掩埋绝缘层112C的氧化物膜可以是例如包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、聚硅氮烷、或其组合的旋涂玻璃(SOG)氧化物膜。
在单元阵列区CELL中，彼此平行延伸的字线沟槽120T可以形成在半导体衬底110上。在其中形成字线沟槽120T的所得物被冲洗之后，栅极电介质层122(或者栅极绝缘层)、字线124和掩埋绝缘层126可以顺序地形成在每个字线沟槽120T中。字线124可以形成图14的字线WL。
通过将杂质离子注入到单元有源区域A1当中的字线124的两个部分中，源极区和漏极区可以形成在单元有源区域A1的上表面上。在一些实施方式中，源极/漏极区可以在形成字线124之前被形成。
栅极电介质层122可以是例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、氧化物/氮化物/氧化物(ONO)膜、或者具有比硅氧化物膜更大的相对电容率(介电常数)的高k电介质膜。例如，栅极电介质层122可以具有范围从约10至约25的介电常数。
在一些实施方式中，栅极电介质层122可以包括例如HfO2、Al2O3、HfAlO3、Ta2O3、或者TiO2。字线124可以包括例如Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。掩埋绝缘层126可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜或其组合。
参照图15B，绝缘层130形成在单元阵列区CELL和***电路区CORE/PERI中的半导体衬底110上方。绝缘层130可以包括顺序形成在半导体衬底110上方的第一绝缘层132和第二绝缘层134。第一绝缘层132和第二绝缘层134可以包括不同类型的绝缘材料。例如，第一绝缘层132可以包括氧化物膜，第二绝缘层134可以包括氮化物膜。然而，第一绝缘层132和第二绝缘层134不限于此。
参照图15C，通过去除绝缘层130的部分，绝缘图案130P被形成。通过去除第一绝缘层132和第二绝缘层134的部分以形成绝缘图案130P，第一绝缘图案132P和第二绝缘图案134P可以被形成。
为了形成第一绝缘图案132P和第二绝缘图案134P，第一绝缘层132和第二绝缘层134的覆盖***电路区CORE/PERI的部分可以被去除。结果，可以仅保留第一绝缘层132和第二绝缘层134的覆盖单元阵列区CELL的部分。
在一些实施方式中，干蚀刻、湿蚀刻或其组合可以被用于去除第一绝缘层132和第二绝缘层134的部分。在一实施方式中，在绝缘层130用掩模图案覆盖之后，第二绝缘层134和第一绝缘层132可以通过使用掩模图案作为蚀刻掩模被顺序地干蚀刻，然后可以形成第二绝缘图案134P和第一绝缘图案132P。在形成第一绝缘图案132P和第二绝缘图案134P之后，***电路有源区域A2的上表面可以在***电路区CORE/PERI中暴露。
参照图15D，***电路有源区域A2的暴露表面在***电路区CORE/PERI中被冲洗，***电路区CORE/PERI中的不期望的自然氧化物层被去除。在一些实施方式中，可以执行等离子体干冲洗工艺以冲洗***电路有源区域A2的暴露表面。在等离子体干冲洗工艺期间，氢气可以用作冲洗气体。氢气可以用于减少和去除***电路区CORE/PERI中的不期望的自然氧化物层。
例如，在通过将包括H2和SiH2的工艺气体注入到等离子体产生装置中而产生等离子体之后，***电路有源区A2的表面可以通过使用由产生的等离子体激活的自由基来冲洗。在其它实施方式中，湿冲洗工艺可以用于冲洗***电路有源区A2的暴露表面。湿冲洗工艺可以使用HF溶液执行。
在用于从***电路有源区A2的暴露表面去除不期望的自然氧化物层的冲洗工艺期间，***电路区CORE/PERI中的器件隔离层112的包括氧化物的部分在冲洗氛围中被部分消耗，因此，可以分别在第一绝缘衬垫112A和掩埋绝缘层112C的上部中形成凹陷。
参照图15E，掩埋掩模层136形成在半导体衬底110上方。掩埋掩模层136可以防止在半导体衬底110上的不期望部分中的外延生长。掩埋掩模层136具有暴露***电路区CORE/PERI的***电路有源区A2的需要半导体层的外延生长的部分的孔136H。
图15E示出了一个孔136H，但是可以存在暴露***电路有源区A2的不同部分的多个孔136H。
掩埋掩模层136可以是不包括金属的绝缘膜。例如，掩埋掩模层136可以包括硅氧化物、硅氮化物、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、多晶硅或其组合。然而，一个或更多个实施方式不限于此。
化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺可以被执行以形成掩埋掩模层136。然而，一个或更多个实施方式不限于此。
参照图15F，通过使用掩埋掩模层136作为外延生长防止掩模，通过选择性外延生长工艺从***电路有源区A2的经掩埋掩模层136的孔136H暴露的表面生长半导体材料，从而形成半导体层138。
半导体层138可以包括SiGe。在一些实施方式中，半导体层138可以具有范围从约
参照图15G和图15H，***电路区CORE/PERI的掩埋掩模层136被各向同性地蚀刻并去除，如图15G所示。掩埋掩模层136的去除可以被省略，例如根据需要不执行。如图15H所示，第一电介质层142、第二电介质层144和功函数控制层146在单元阵列区CELL和***电路区CORE/PERI中顺序地形成。
第一电介质层142可以包括硅氧化物层。第一电介质层142可以具有比形成在***电路区CORE/PERI中的半导体层138的厚度小的厚度。第一电介质层142可以通过执行CVD或ALD工艺形成。
第二电介质层144可以包括具有比硅氧化物层更大的介电常数的高k电介质层。第二电介质层144可以具有比第一电介质层142更大的介电常数。第二电介质层144可以包括具有范围从约10至约25的介电常数的含金属层。例如，第二电介质层144可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。第二电介质层144可以具有比第一电介质层142的厚度小的厚度。
功函数控制层146可以包括例如金属、导电金属氮化物、导电金属碳化物、包括金属原子的导体、或其组合。功函数控制层146可以具有单层或多层结构。功函数控制层146可以包括例如Ti、Ta、Al、Ni、Co、La、Nb、Mo、Hf、Ir、Ru、Pt、Yb、Dy、Er、Pd、TiAl、HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TiC和TaC中的至少一种。在一些实施方式中，功函数控制层146可以具有以下中的至少一个堆叠结构，例如TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN、TaN/TiN、La/TiN、Mg/TiN和Sr/TiN。这里，TiN可以用例如TaN、TaCN、TiCN、CoN或CoCN代替，La可以用例如LaO或LaON代替。
参照图15I，第一电介质层142、第二电介质层144和功函数控制层146的部分分别被去除以暴露第二绝缘图案134P。
为了暴露在单元阵列区CELL中的第二绝缘图案134P，蚀刻工艺可以被执行以去除第一电介质层142、第二电介质层144和功函数控制层146的覆盖单元阵列区CELL的部分。结果，第一电介质层142、第二电介质层144和功函数控制层146的剩余部分可以仅覆盖***电路区CORE/PERI。
参照图15J，在单元阵列区CELL和***电路区CORE/PERI中形成在半导体衬底110上方延伸的第一导电层150之后，暴露单元有源区域A1的直接接触孔DCH通过蚀刻第一导电层150、第二绝缘图案134P和第一绝缘图案132P的每个的一些部分以及半导体衬底110的一些部分并且穿透第一导电层150、第二绝缘图案134P和第一绝缘图案132P而形成。填充直接接触孔DCH的直接接触DC被形成。
第一导电层150可以包括掺杂多晶硅或金属，例如W、Mo、Au、Cu、Al、Ni或Co。第一导电层150可以是包括选自上述材料当中的材料的单层或者包括其至少两种的层。
直接接触DC可以包括掺杂多晶硅或金属，例如W、Mo、Au、Cu、Al、Ni或Co。在一些实施方式中，直接接触DC可以包括与第一导电层150相同的材料。
在一些实施方式中，金属硅化物层还可以形成在半导体衬底110与直接接触DC之间。例如，金属硅化物层可以包括例如钨硅化物、镍硅化物或钴硅化物。然而，一个或更多个实施方式不限于此。
参照图15K，在第一导电层150上延伸的第二导电层152和盖层156顺序地形成在单元阵列区CELL和***电路区CORE/PERI中。第二导电层152可以包括例如TiSiN、TiN、TaN、CoN、金属、金属硅化物或其组合。金属或金属硅化物可以包括例如W、Mo、Au、Cu、Al、Ni或Co。盖层156可以包括硅氮化物层。
参照图15L和15M，在单元阵列区CELL由掩模图案保护时，***电路栅极堆叠结构PGS通过蚀刻形成在***电路区CORE/PERI中，在***电路区CORE/PERI中，***电路堆叠结构包括第一电介质层142、第二电介质层144、功函数控制层146、第一导电层150、第二导电层152和盖层156。
***电路栅极堆叠结构PGS可以对应于图2的栅极堆叠结构GS。在***电路栅极堆叠结构PGS中，第一电介质层142可以对应于图2的第一电介质层19。第二电介质层144可以对应于图2的第二电介质层20。功函数控制层146可以对应于图2的功函数控制层25。第一导电层150可以对应于图2的第一栅极层26。第二导电层152可以对应于图2的第二栅极层33。盖层156可以对应于图2的盖层34。
在凹陷孔RH1凹入***电路栅极堆叠结构PGS下方的第一电介质层142中之后，掩埋电介质层FL1形成在凹陷孔RH1中。然后，间隔物结构162被形成以覆盖***电路栅极堆叠结构PGS和掩埋电介质层FL1的两个侧壁。间隔物结构162可以对应于图2的栅极间隔物结构SPG1。
间隔物结构162每个包括第一间隔物162a、第二间隔物162b、第三间隔物162c和第四间隔物162d。第一间隔物162a、第二间隔物162b、第三间隔物162c和第四间隔物162d可以分别对应于第一间隔物36、第二间隔物38、第三间隔物40和第四间隔物42。
由于以上参照图8A至图8D描述了制造间隔物结构162的方法，所以将不再重复其描述。掩埋电介质层FL1和间隔物结构162可以对应于图4至7的掩埋电介质层FL2和FL3以及间隔物结构SPG2和SPG3。
在***电路区CORE/PERI中，通过将杂质注入到***电路栅极堆叠结构PGS和间隔物结构162形成于其上方的半导体衬底110中，源极区163和漏极区165被形成。在一实施方式中，源极区163和漏极区165可以通过在形成***电路栅极堆叠结构PGS之后将杂质注入到半导体衬底中并且在形成间隔物结构162之后进一步注入杂质而形成。
然后，层间绝缘层166被形成以覆盖***电路栅极堆叠结构PGS和间隔物结构162。层间绝缘层166可以包括通过执行可流动CVD(FCVD)方法形成的HDP氧化物层或硅氧化物层。
参照图15N至图15O，掩模图案170形成在半导体衬底110上方，如图15N所示。***电路区CORE/PERI可以由掩模图案170保护，并且盖层156的上表面可以在单元阵列区CELL中部分地暴露。掩模图案170可以包括硅氮化物层。
如图15O所示，通过使用掩模图案170作为蚀刻掩模，包括直接接触DC、第一导电层150、第二导电层152和盖层156的单元堆叠结构在单元阵列区CELL中被蚀刻，并且因此彼此平行延伸的位线结构BLS形成在单元阵列区CELL中。包括在位线结构BLS中的第一导电层150和第二导电层152可以形成图14的位线BL。
参照图15P，通过形成在单元阵列区CELL中覆盖每个位线结构BLS的两个侧壁的绝缘间隔物172以及蚀刻半导体衬底110的由绝缘间隔物172暴露的部分和器件隔离层112的部分，形成暴露单元有源区A1的凹陷RC。在两个相邻位线结构BLS之间，凹陷RC连接到其宽度由一对绝缘间隔物172限定的掩埋接触孔BCH。
覆盖位线结构BLS的间隔物绝缘层被形成以形成绝缘间隔物172和凹陷RC，并且回蚀刻间隔物绝缘层的工艺以及蚀刻半导体衬底110和器件隔离层112的每个的部分的工艺可以被执行。
参照图15Q，通过分别填充位线结构BLS之间的凹陷RC，掩埋导电层182、金属硅化物层184、导电阻挡层186和导电层188被顺序地堆叠在掩埋接触孔BCH中。掩埋导电层182、金属硅化物层184、导电阻挡层186和导电层188可以形成掩埋接触BC。
此外，导电层188的在位线结构BLS的上表面上延伸的部分可以用作着落垫，在后续工艺中形成的电容器的下电极可以连接到该着落垫。导电层188可以对应于参照图14描述的着落垫LP。
掩埋导电层182可以通过执行CVD、PVD或外延生长工艺来形成。掩埋导电层182可以每个包括掺杂有杂质的半导体材料、金属、导电金属氮化物、金属硅化物或其组合。
金属硅化物层184可以每个包括钴硅化物、镍硅化物或锰硅化物。在一些实施方式中，可以不形成金属硅化物层184。导电阻挡层186可以具有包括Ti/TiN的堆叠结构。
导电层188可以每个包括掺杂多晶硅、金属、金属硅化物、导电金属氮化物或其组合。例如，导电层188可以每个包括W。在导电阻挡层186和导电层188形成在单元阵列区CELL中的同时，能够电连接到***电路有源区A2的接触插塞(未示出)可以形成在***电路区CORE/PERI中。
导电层188可以通过填充导电层188周围的空间的绝缘层190彼此电绝缘。然后，在单元阵列区CELL中，可电连接到导电层188的电容器的下电极可以形成在绝缘层190上。
通过总结和回顾，实施方式提供了一种集成电路器件，以通过优化栅极间隔物结构的部件来提高栅极绝缘层的可靠性并减小寄生电容。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般性和描述性的意义上被使用和解释，而不是为了限制的目的。在某些情况下，如在提交本申请时对本领域普通技术人员来说将明显地，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离如所附权利要求中阐述的本发明的精神和范围。
2018年9月13日在韩国知识产权局提交的题为“Integrated Circuit DeviceIncluding Gate Spacer Structure(包括栅极间隔物结构的集成电路器件)”的韩国专利申请第10-2018-0109727号通过引用其全文在此合并。
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