阅读说明：本技术 半导体器件及其制备方法 (Semiconductor device and method for manufacturing the same ) 是由 不公告发明人 于 2018-09-13 设计创作，主要内容包括：本发明提供了一种半导体器件及其制备方法,通过将多晶硅栅极堆叠于金属栅极上方来形成复合栅极,可以改善复合栅极与源极、漏极重叠区域的电场分布,由此,能够兼容金属栅极和多晶硅栅极的优点,在保证栅极具有低电阻值的情况下,还能够降低栅极与源极、漏极重叠区域的漏电流,以提高器件效能及可靠度。进一步地,使得所述导线下方的第一导电接触结构为主要由金属层和多晶硅层堆叠的复合结构,能够降低接触电阻,提高器件性能。(The invention provides a semiconductor device and a preparation method thereof, wherein a composite grid is formed by stacking a polysilicon grid above a metal grid, so that the electric field distribution of the composite grid, a source electrode and a drain electrode overlapping region can be improved, the advantages of the metal grid and the polysilicon grid can be compatible, and the leakage current of the grid, the source electrode and the drain electrode overlapping region can be reduced under the condition of ensuring that the grid has a low resistance value, so that the efficiency and the reliability of the device are improved. Furthermore, the first conductive contact structure below the lead is a composite structure mainly formed by stacking a metal layer and a polycrystalline silicon layer, so that the contact resistance can be reduced, and the performance of the device can be improved.)

半导体器件及其制备方法

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种半导体器件及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(word line，简写为WL)与位线(bit line，简写为BL)彼此电性连接。

为提高动态随机存取存储器(DRAM)的集成度并加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势，但如此一来晶体管会产生严重的短通道效应(short channeleffect)以及导通电流(on current)下降等问题。已知的一种解决方法是将动态随机存取存储器(DRAM)中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(BuriedChannel Array Transistor，BCAT)的结构，这种具有掩埋沟道阵列晶体管(BCAT)的动态随机存取存储器(DRAM)的结构如图1所示，包括：半导体衬底100、栅极(即DRAM的字线)104以及导线(即DRAM的位线)111。字BCAT的栅极104通过栅极隔离层106埋设在半导体衬底100的U型纵长沟槽(未图示)中，并通过栅介质层102与半导体衬底100绝缘隔离，栅极104两侧的半导体衬底100中分别形成源/漏区(未图示)，导线111通过第一导电接触结构109与栅极104一侧的源/漏区连接，字线104另一侧的源/漏区通过上方的第二导电接触结构(即导电插栓)113向外引出，导线111和第二导电接触结构113均形成于层间介质层112中。由于电流在源区(即栅极104一侧的源/漏区)与漏区(位于栅极104的另一侧的源/漏区，未图示)之间需要绕路地沿着所述U形纵长沟槽部分流过，因此实际有效的沟道长度变长，这就缩小了各个存储单元中BCAT晶体管所占的面积，同时可以抑制短沟道效应。

现有的动态随机存取存储器的字线多采用金属材料形成,即存储单元的BCAT的栅极104多为金属栅极，相对于多晶硅栅极，金属栅极具备低电阻特性，且对于通道开关控制能力较好，但于当通道处于关闭状态时,金属栅极会造成栅极与源极、漏极重叠区域的漏电流(如GIDL,Gate Induced Drain leakage)，这会影响存储单元的效能及可靠度，甚至造成DRAM的数据存取错误等问题。

鉴于此，有必要设计一种新的半导体器件及其制备方法，用以解决上述问题。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够降低栅极与源极、漏极重叠区域的漏电流，以提高器件效能及可靠度。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括以下步骤：

提供具有栅极沟槽的半导体衬底；

填充金属栅极于所述栅极沟槽中，且所述金属栅极的高度小于所述栅极沟槽的深度；以及，

填充多晶硅栅极于所述栅极沟槽中，所述多晶硅栅极堆叠于所述金属栅极上，以形成复合栅极。

可选地，所述多晶硅栅极的顶表面低于所述栅极沟槽侧壁上的半导体衬底的顶表面，所述的半导体器件的制备方法还包括：填充栅极隔离层于所述栅极沟槽中，所述栅极隔离层填满所述栅极沟槽，以将所述金属栅极和所述多晶硅栅极掩埋在内。

可选地，在填充所述金属栅极于所述栅极沟槽中之前，先形成栅介质层于所述栅极沟槽的侧壁和底璧上。

可选地，在形成所述栅介质层之后且在填充所述金属栅极之前，形成金属阻挡层于所述栅介质层表面上，且在所述金属栅极填充之后，所述金属阻挡层包围在所述金属栅极的底璧和侧壁上并暴露出所述金属栅极上方的所述栅介质层表面，以使得所述多晶硅栅极的侧壁直接与所述栅介质层的表面接触。

可选地，所述的半导体器件的制备方法，还包括：

形成第一导电接触结构于所述栅极沟槽一侧的半导体衬底上；

形成导线于所述第一导电接触结构上；

形成层间介质层覆盖于所述栅极沟槽和所述半导体衬底上，所述层间介质层将所述导线和所述第一导电接触结构掩埋在内；以及，

形成第二导电接触结构于所述层间介质层中，所述第二导电接触结构的底表面与所述栅极沟槽另一侧的半导体衬底的表面接触。

可选地，所述半导体衬底中形成有至少一个有源区，所述有源区中并排设置有两个所述栅极沟槽，两个所述栅极沟槽之间的有源区中形成有第一源/漏区,两个所述栅极沟槽相背的一侧的有源区中分别形成有第二源/漏区，所述第一导电接触结构形成于所述第一源/漏区上方且底表面与所述第一源/漏区的顶表面接触，所述第二导电接触结构形成于所述第二源/漏区上方且底表面与所述第二源/漏区的顶表面接触。

可选地，形成所述第一导电接触结构的步骤包括：

形成硬掩膜层覆盖于所述栅极沟槽和所述半导体衬底上，所述硬掩膜层具有暴露出两个所述栅极沟槽之间的有源区表面的开口；

以所述硬掩膜层为掩膜，刻蚀暴露出的所述有源区，以形成接触沟槽，所述接触沟槽的底表面高于所述多晶硅栅极的顶表面；以及，

填充所述第一导电接触结构于所述接触沟槽，并去除所述硬掩膜层。

可选地，所述接触沟槽在侧壁分别与两个所述栅极沟槽连通，所述导线的形成步骤包括：

形成牺牲层覆盖于所述栅极沟槽、所述半导体衬底以及所述第一导电接触结构上，所述牺牲层具有暴露出部分所述第一导电接触结构表面的开口；

填充所述导线于所述牺牲层的开口中；以及，

去除所述牺牲层，并以所述导线为掩膜，刻蚀所述第一导电接触结构至所述第一导电接触结构底表面与所述半导体衬底的界面处，以使得所述第一导电接触结构与所述导线等宽。

可选地，所述第一导电接触结构为复合结构，包括金属层以及堆叠在所述金属层上方的多晶硅层，所述导线的材质包括金属。

本发明还提供一种半导体器件，包括：

具有栅极沟槽的半导体衬底；

金属栅极，填充于所述栅极沟槽中，且所述金属栅极的高度小于所述栅极沟槽的深度；以及，

多晶硅栅极，填充于所述栅极沟槽中，且所述多晶硅栅极堆叠于所述金属栅极上。

可选地，所述多晶硅栅极的顶表面低于所述栅极沟槽侧壁上的半导体衬底的顶表面，所述的半导体器件还包括：栅极隔离层填充于所述栅极沟槽中，所述栅极隔离层填满所述栅极沟槽，以将所述金属栅极和所述多晶硅栅极掩埋在内。

可选地，所述的半导体器件还包括栅介质层和金属阻挡层，所述栅介质层形成于所述栅极沟槽的侧壁和底璧上，所述金属阻挡层形成于所述栅介质层和所述金属栅极之间，包围在所述金属栅极的底璧和侧壁上并暴露出所述金属栅极上方的所述栅介质层表面，所述多晶硅栅极的侧壁直接与所述栅介质层被所述金属阻挡层暴露出的侧壁表面接触。

可选地，所述的半导体器件还包括：

第一导电接触结构，形成于所述栅极沟槽一侧的半导体衬底上；

导线，形成于所述第一导电接触结构上；

层间介质层，覆盖于所述栅极沟槽和所述半导体衬底上，所述层间介质层将所述导线和所述第一导电接触结构掩埋在内；以及，

第二导电接触结构，形成于所述层间介质层中，所述第二导电接触结构的底表面与所述栅极沟槽另一侧的半导体衬底的表面接触。

可选地，所述半导体衬底中形成有至少一个有源区，所述有源区中并排设置有两个所述栅极沟槽，两个所述栅极沟槽之间的有源区中形成有第一源/漏区,两个所述栅极沟槽相背的一侧的有源区中分别形成有第二源/漏区，所述第一导电接触结构形成于所述第一源/漏区上方且底表面与所述第一源/漏区的顶表面接触，所述第二导电接触结构形成于所述第二源/漏区上方且底表面与所述第二源/漏区的顶表面接触。

可选地，所述第一导电接触结构与所述栅极沟槽相向的侧壁之间形成有间隙，所述层间介质层填满所述间隙。

可选地，所述第一导电接触结构为复合结构，包括金属层以及堆叠在所述金属层上方的多晶硅层，所述导线的材质包括金属。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的半导体器件及其制备方法，通过将多晶硅栅极堆叠于金属栅极上方以形成复合栅极，可以改善复合栅极与源极、漏极重叠区域的电场分布，由此，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够减小栅极与源极、漏极重叠区域的漏电流，以提高器件效能及可靠度。进一步地，使得导线(即存储器中的位线)下方的第一导电接触结构为主要由金属层和多晶硅层堆叠的复合结构，能够降低接触电阻，提高器件性能。

2、本发明的半导体器件及其制备方法，适用于任何具有金属栅极的产品制造，尤其适合具有掩埋沟道阵列晶体管(Buried Channel Array Transistor，BCAT)的结构的动态随机存取存储器(DRAM)，能够改善因栅极与源极、漏极重叠区域的漏电路径而导致的DRAM的数据存取错误等问题，提高DRAM的性能。

附图说明

图1为一种已知的具有BCAT的DRAM的剖面结构示意图(仅示出了一个有源区处的结构)。

图2为本发明具体实施例的半导体器件的制备方法流程图。

图3A至3I是图2所示的半导体器件的制备方法中的器件结构剖面示意图。

图4是本发明一实施例的半导体器件的器件结构剖面示意图。

其中，附图标记如下：

100-半导体衬底；

1002-第一源/漏区；

1003-第二源/漏区；

101-栅极沟槽；

102-栅介质层；

103、1042、1094、1097-金属阻挡层；

104-金属栅极；

1041、1093、1098-金属粘附层；

1043、1095、1096-金属硅化物层

105-多晶硅栅极；

106-栅极隔离层；

107-硬掩膜层；

108-接触沟槽；

108a-间隙；

109-第一导电接触结构；

1091-第一导电接触结构中的金属层；

1092-第一导电接触结构中的多晶硅层；

110-牺牲层；

111-导线(当半导体器件为存储器时，所述导线即是位线)；

112-层间介质层；

113-第二导电接触结构。

具体实施方式

以下结合附图和具体实施例对本发明提出的集成电路存储器及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，本发明一实施例提供一种半导体器件的制备方法，包括以下步骤：

S1，提供具有栅极沟槽的半导体衬底；

S2，填充金属栅极于所述栅极沟槽中，且所述金属栅极的高度小于所述栅极沟槽的深度；以及，

S3，填充多晶硅栅极于所述栅极沟槽中，所述多晶硅栅极堆叠于所述金属栅极上，以形成复合栅极；

S4，填充栅极隔离层于所述栅极沟槽中，并形成第一导电接触结构、导线层叠于所述栅极沟槽一侧的半导体衬底上；

S5，形成层间介质层于所述半导体衬底和所述栅极隔离层上，并形成第二导电接触结构于所述层间介质层中，所述层间介质层将所述导线掩埋在内，所述第二导电接触结构与所述栅极沟槽另一侧的半导体衬底接触。

请参考图3A，首先，执行步骤S1，提供具有栅极沟槽101的半导体衬底100，具体过程包括：

步骤一、提供一半导体衬底100，半导体衬底100可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。本实施例中的半导体衬底100包括基底1001及其表面上外延生长出来的半导体外延层(未图示)。所述半导体衬底100中可以定义有用于形成掩埋沟道阵列晶体管(BCAT)的至少一个有源区(未图示，形成在所述半导体外延层中)以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构(未图示)，所述有源区可以是鳍片式的立体结构，也可以是平面结构。当待制作的半导体器件为存储器时，浅沟槽隔离结构可以将所有的有源区隔离成阵列排布，以制作存储器的存储阵列。所述浅沟槽隔离结构可以包括一位于所述半导体衬底100中的浅沟槽(未图示)和填充所述浅沟槽的介质材料，所述介质材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(line oxide)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅，由此提高浅沟槽隔离结构的隔离性能，具体形成过程包括：(1)通过热氧化工艺在半导体衬底100的表面上形成垫氧化层(未图示)；(2)通过化学气相沉积工艺形成氮化硅硬掩膜层(未图示)，并进一步通过光刻胶涂覆、曝光、显影等光刻工艺在氮化硅硬掩膜层上形成图形化光刻胶层(未图示)，所述图形化光刻胶层覆盖所述有源区及其上方的各层，并暴露出有源区之间用作隔离区的半导体底100上方的氮化硅硬掩膜层；(3)以所述图形化光刻胶层为掩膜，对暴露出的氮化硅硬掩膜层及其下方的垫氧化层以及部分深度的半导体衬底100执行刻蚀工艺，以在有源区之间的半导体衬底100中形成浅沟槽，所述刻蚀工艺可以为干法蚀刻；(4)去除所述图形化光刻胶层；(5)可通过气相沉积工艺或者热氧化工艺，形成衬氧化层(lineoxide，未图示)于所述浅沟槽的侧壁和底表面上；(6)采用化学气相沉积等工艺，向所述浅沟槽的表面以及氮化硅硬掩膜层的表面上沉积二氧化硅，直至二氧化硅填满所述浅沟槽；(7)采用化学机械平坦化工艺对所述二氧化硅进行顶表面平坦化，直至所述二氧化硅的顶表面与所述氮化硅硬掩膜层的顶表面齐平，以形成浅沟槽隔离结构；(8)可以采用湿法刻蚀等工艺去除所述氮化硅硬掩膜层。进一步的，在沉积二氧化硅之后，或者对所述二氧化硅进行顶表面平坦化之后，或者去除所述氮化硅硬掩膜层之后，还包括采用所述高温热退火、紫外光(UV)或激光(laser)等高能光线激化工艺等对所述二氧化硅执行致密化处理(densification)，以增加介质材料的致密性，确保浅沟槽隔离结构的隔离效果，以及强化其机械强度。所述高温热退火工艺的制程温度例如为800℃～1200℃，在执行高温热退火工艺时还可进一步通入臭氧(O₃)和/或一氧化碳(CO)等强反应性气体。此外，在形成浅沟槽隔离结构之后，可通过离子注入工艺并进一步结合退火激活等工艺形成在各个有源区中形成阱区(未图示)，其中，所述阱区的掺杂类型由需形成的BCAT晶体管的导电类型决定，例如本实施例中，若所形成的BCAT晶体管为N型晶体管，则所述阱区为P型掺杂区。所述阱区的掺杂深度可根据实际状况进行调整。需要说明的是，上述的垫氧化层可以在形成浅沟槽隔离结构的过程中保护半导体衬底100以及有源区，该垫氧化层可以继续保留，在后续工艺中作为半导体衬底100以及有源区的顶表面的保护层。

步骤二，还请继续参考图3A，在浅沟槽隔离结构以及垫氧化层的表面上依次形成图形化的硬掩膜层(未图示)，具体形成过程包括：(1)可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺在具有浅沟槽隔离结构和垫氧化层的表面上形成硬掩膜层，所述硬掩膜层的材料包括氮化硅、氮氧化硅、氧碳化硅、碳氮化硅、金属氮化物、金属氧化物和金属碳化物中的至少一种，优选为氮化硅(SiN)，氮化硅材料易得，成本低，制造方法成熟，且与垫氧化层具有较高的刻蚀选择比；(2)可以通过光刻胶涂覆、利用栅极掩膜板(gate mask，当制作的半导体器件为存储器时，该掩膜板为字线掩膜板)的曝光、显影等一系列光刻工艺，形成用于定义栅极(即字线)的开口；(3)以具有所述开口的光刻胶层为掩膜，刻蚀硬掩膜层至垫氧化层表面，以将光刻胶中的栅极(即字线)图案转移到硬掩膜层中；(4)去除光刻胶，并以硬掩膜层为掩膜，继续向下刻蚀，即依次刻蚀垫氧化层以及部分深度的半导体衬底100(包括有源区以及浅沟槽隔离结构)，以在所述半导体衬底100中形成栅极沟槽101。本实施例中，栅极沟槽101的底璧还向下延伸到基底1001中。栅极沟槽101的形状可以均为圆角U形、直角U形或上宽下窄的梯形。由于掩埋沟道阵列晶体管(BCAT)的电学特性可以根据从半导体衬底的上表面(即顶表面)到其埋入式栅极的底表面的深度而改变，因此，调整栅极沟槽101的深度，可以达到要求的掩埋沟道阵列晶体管(BCAT)的电学特性，从而提高最终形成的半导体器件的电学性能和可靠性。

步骤三，还请继续参考图3A，可以通过刻蚀工艺或者化学机械平坦化工艺等去除半导体衬底100表面上的垫氧化层、硬掩膜层等，并进一步进行清洗，以暴露出干净的有源区表面以及栅极沟槽101的侧壁和底表面，以为复合栅极的形成做准备。本实施例中，在所述半导体衬底100的一个有源区中并排设置有两个所述栅极沟槽101，两个所述栅极沟槽101之间的有源区在后续用于形成第一源/漏区,两个所述栅极沟槽101相背的一侧的有源区在后续用于分别形成第二源/漏区，由此可以在一个有源区中制作两个BCAT，有利于提高器件集成度。

请继续参考图3A，在步骤S2中，填充金属栅极104于所述栅极沟槽101中，具体过程包括：

步骤一，可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺，在所述有源区以及栅极沟槽101的侧壁和底表面上覆盖栅介质层102，所述栅介质层102的材质优选为高K介质(介电常数K大于7)，高K介质的材料例如是Ta₂O₅、TiO₂、TiN、Al₂O₃、Pr₂O₃、La₂O₃、LaAlO₃、HfO₂、ZrO₂或其它组分的金属氧化物等，以与即将形成的金属栅极104兼容，有利于提高载流子的迁移率，提高器件性能。且优选为采用原子层沉积工艺(ALD)来制备高K介质材质的栅介质层102，以保住栅介质层102的成膜质量和厚度均一性。

步骤二，通过物理气相沉积、化学气相沉积、原子层沉积等工艺，在栅介质层102的表面上沉积金属阻挡层103，优选采用原子层沉积工艺来制备金属阻挡层103，以保护栅介质层102，防止栅介质层102质量变差。金属阻挡层103也被称为金属势垒层或金属粘附阻挡层，旨在保护栅介质层102在后续步骤中不会引入金属杂质，同时提高栅介质层102和金属栅极104之间的粘附力。例如，在本实施例中，金属栅极104包括一个或多个功函数金属层。在没有金属阻挡层103的情况下，来自那些功函数金属层的金属材料将扩散至栅介质层102内，从而造成制造缺陷。在各个实施例中，金属阻挡层103包括Ti或Ta等金属层、TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物层或者金属和金属氮化物中的任意多种组合。应当认识到，在一些情况下，单层的金属阻挡层103可能不会对栅介质层102提供足够的保护，需要在栅极沟槽101中形成具有多层堆叠的复合结构的金属阻挡层103，增强对栅介质层102的保护，以避免表层的金属阻挡层103在受到蚀刻和损害时，金属栅极104中的材料将会污染扩散至栅介质层102中，导致器件缺陷。

步骤三，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在所述金属阻挡层103的表面上沉积金属栅极材料，所述金属栅极材料在第一栅极沟槽101底表面上的沉积厚度至少要达到需要形成的金属栅极104所需的厚度。

步骤四，可以通过回刻蚀去除栅极沟槽101以外的区域上的金属栅极材料，并使得金属栅极材料仅仅填充在栅极沟槽101中，用作金属栅极104，且该回刻蚀工艺使得金属栅极104的高度小于栅极沟槽101的深度，并使得金属阻挡层103的高度降低至不高于金属栅极104。其中，金属栅极104通常为叠层结构，包括覆盖在金属阻挡层103上的功函数金属层以及所述功函数金属层包围的金属电极层。其中功函数金属层的选材由需形成的BCAT晶体管的导电类型决定，当需形成的BCAT晶体管为P型晶体管时，金属栅极104中的功函数金属层的是p型功函数金属材料，所述p型功函金属材料可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、W其他合适的p型功函材料或它们的组合，当需形成的BCAT晶体管为N型晶体管时，金属栅极104中的功函数金属层的是n型功函数金属材料，所述n型功函数金属材料包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函数金属层可以是单层，也可以是多个层。本实施例中金属栅极104的顶表面低于两侧的半导体衬底100的顶表面，进而低于后续形成的第一源/漏区1002和第二源/漏区1003的顶表面，从而使功函数金属层与所述第一源/漏区1002和第二源/漏区1003之间的距离增加，有利于防止功函数金属层在第一源/漏区1002和第二源/漏区1003之间发生栅致漏极电流泄露(gated-induce drainleakage，GIDL)。金属电极层的材料可以包括Al、W、Cu和/或其他合适的金属材料。

请参考图3B，在步骤S3中，填充多晶硅栅极105于所述栅极沟槽101中，具体过程包括：

步骤一，采用原子层沉积工艺沉积金属粘附层1141、金属阻挡层1142以及金属硅化物层1143。其中，金属粘附层1141可以增强金属栅极104和多晶硅栅极105之间的粘附力，防止最终形成的复合栅极断裂，属粘附层1141的材料可以是W、Ti或Ta等金属；金属阻挡层1142可以防止金属栅极104中的金属扩散到多晶硅栅极105中，而影响金属栅极104和多晶硅栅极105的性能，金属阻挡层1142的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层1143可以降低金属栅极104和多晶硅栅极105之间的接触电阻，以降低形成的复合栅极的阻值，金属硅化物层1143可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。

步骤二，可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在栅介质层102、金属阻挡层103、金属栅极104以及半导体衬底100的表面上沉积多晶硅材料，所述多晶硅材料可以包括掺杂的多晶硅和未掺杂的多晶硅中的至少一种，所述掺杂的多晶硅的掺杂离子类型与待形成的第一源/漏区1002和第二源/漏区1003的掺杂离子类型相同。

步骤三，可以采用干法刻蚀或者湿法刻蚀工艺对沉积的多晶硅材料进行回刻蚀，以去除栅极沟槽101以外的区域上的多晶硅材料，并使得多晶硅材料仅仅填充在栅极沟槽101中，用作层叠在金属栅极104上的多晶硅栅极105。

请参考图3B至图3G，在步骤S4中，填充栅极隔离层106于所述栅极沟槽101中，并形成第一导电接触结构109、导线111层叠于所述栅极沟槽101一侧的半导体衬底100上，具体过程包括：

步骤一、请参考图3B和3C，采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在半导体衬底100以及多晶硅栅极105上沉积栅极隔离层106，栅极隔离层106的材料包括但不限于氧化硅、氮化硅和氮氧化硅。

步骤二、请参考图3C，可以通过化学机械平坦化工艺去除半导体衬底100顶表面上的多余的栅极隔离层106和栅介质层102，以形成埋设于栅极沟槽101中的复合栅极，所述复合栅极包括金属栅极104及层叠其上的多晶硅栅极105，并进一步以所述复合栅极、栅极隔离层106为掩膜，对复合栅极(即栅极沟槽101)两侧的有源区进行LDD(轻掺杂漏区)离子注入、Halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述复合栅极(即栅极沟槽101)两侧的有源区中分别形成第一源/漏区1002和第二源/漏区1003，由此，复合栅极及分居所述复合栅极两侧的第一源/漏区1002和第二源/漏区1003组成BCAT结构的主要部分。在本实施例中，由于一个有源区中形成两个栅极沟槽101，因此一个有源区可以制作出两个BCAT，且两个栅极沟槽101之间的有源区中形成有这两个BCAT共用的第一源/漏区1002，所述共用的第一源/漏区1002可以是用与后续形成的导线111(即存储器的位线)电连接的漏区，第二源/漏区1003可以是用与后续形成的第二导电接触结构电连接的源区。在本发明的其他实施例中，也可以通过刻蚀工艺对在所述两个复合栅极之间和所述两个复合栅极外侧的有源区表面上的栅介质层102以及栅极隔离层106进行刻蚀，以形成暴露出用于形成第一源/漏区1002和第二源/漏区1003的有源区的表面的开口，然后，以剩余的栅介质层102以及栅极隔离层106为掩膜，对暴露出的有源区进行LDD(轻掺杂漏区)离子注入、Halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述复合栅极两侧的有源区中形成第一源/漏区1002和第二源/漏区1003。当栅极沟槽101为U形槽时，在沿着电流的导通方向上(即，分居复合栅极两侧的源区至漏区的电流流通方向)可形成U型的导电沟道，从而提高了导电沟道的长度。如此一来，随着晶体管尺寸的缩减，即使复合栅极两侧的源区和漏区之间的绝对距离缩减，然而，由于所形成的导电沟道为U型沟道，从而可有效改善晶体管结构的短沟道效应。而且，由于复合栅极主要由层叠在一起的多晶硅栅极和金属栅极形成，因此可以改善复合栅极与所述第一源/漏区1002和第二源/漏区1003的重叠区域的电场分布，由此，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够降低栅极与所述第一源/漏区1002和第二源/漏区1003的重叠区域的漏电流，以提高器件效能及可靠度。此外，所述第一源/漏区1002和第二源/漏区1003根据不同导电类型的晶体管结构，所述第一源/漏区1002和第二源/漏区1003中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述源/漏区中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述源/漏区中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。

步骤三、请参考图3D，在半导体衬底100和栅极隔离层106上形成硬掩膜层107，并通过光刻、刻蚀工艺打开第一源/漏区1002上方的硬掩膜层107，形成暴露出第一源/漏区1002表面的开口。

步骤四、请参考图3D，以具有所述开口的硬掩膜层107为掩膜，刻蚀所述第一源/漏区1002至一定深度，形成接触沟槽108，接触沟槽108的底表面高于多晶硅栅极105的顶表面。且本实施例中，所述接触沟槽108在侧壁分别与两个所述栅极沟槽101连通。

步骤五、请参考图3D和3E，通过采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在接触沟槽108以及硬掩膜层107的表面上沉积多晶硅材料，直至沉积的多晶硅材料填满所述接触沟槽108，所述多晶硅材料可以包括掺杂的多晶硅和未掺杂的多晶硅中的至少一种。进一步采用化学机械平坦化(CMP)工艺去除硬掩膜层107以及接触沟槽108以外的多晶硅材料，形成第一导电接触结构109。

步骤六、请参考图3F和3G，可以采用旋转涂覆、化学气相沉积、物理气相沉积等工艺，形成牺牲层110覆盖于所述栅极隔离层106、所述半导体衬底100以及所述第一导电接触结构109上，并进一步通过光刻、刻蚀等在所述牺牲层110形成开口110a，开口110a的宽度小于图3D中所示的接触沟槽108的宽度，以暴露出所述第一导电接触结构109的部分顶表面；所述牺牲层110的沉积厚度可以决定导线110的高度，其材质可以是氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。

步骤七、请参考图3F和3G，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在所述开口110a中填满Al、W、Cu和/或其他合适的金属材料，并进一步采用化学机械平坦化工艺去除牺牲层110顶部的金属材料，以形成导线111。

步骤八、请参考图3G和图3H，采用刻蚀等合适的工艺去除牺牲层110，并进一步以导线111为掩膜，刻蚀第一导电接触结构109，刻蚀停止在第一源漏区1002和第一导电接触结构109的界面处，以形成间隙108a，此时，所述第一导电接触结构109与所述导线111等宽。

请参考图4，在本发明的其他实施例中，第一导电接触结构109也可以是复合结构，主要由金属层1091和层叠在金属层1091上的多晶硅层1092组成，由此可以降低接触电阻，并避免以导线111为掩膜刻蚀第一导电接触结构109时，剩余的第一导电接触结构109的侧壁因侧向刻蚀而截面积变小的问题。在本发明的一实施例中，金属层1091与第一源漏区1002之间自下而上依次有金属硅化物层(未图示)、金属阻挡层(未图示)以及金属粘附层(未图示)，其中，金属粘附层可以增强金属层1091和第一源漏区1002之间的粘附力，防止第一导电接触结构109与第一源漏区1002接触不良，金属粘附层的材料可以是W、Ti或Ta等金属；金属阻挡层可以防止金属层中的金属扩散到第一源漏区1002中，而影响第一源漏区1002的性能，金属阻挡层的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层可以降低金属层和第一源漏区1002之间的接触电阻，金属硅化物层可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。在本发明的另一实施例中，金属层1091和多晶硅层1092之间自下而上依次形成有金属粘附层1093、金属阻挡层1094、金属硅化物层1095、多晶硅层1092和位线111之间自下而上依次形成有金属硅化物层1096、金属阻挡层1097、金属粘附层1098，其中，金属粘附层1093可以增强金属层1091和多晶硅层1092之间的粘附力，防止金属层1091和多晶硅层1092接触不良甚至开裂的情况，金属粘附层1098可以增强导线111和多晶硅层1092之间的粘附力，防止位线111和多晶硅层1092接触不良甚至开裂的情况，金属粘附层1093、1098的材料可以是W、Ti或Ta等金属；金属阻挡层1094可以防止金属层1091中的金属扩散到多晶硅层1092中，金属阻挡层1097可以防止导线111中的金属扩散到多晶硅层1092中，金属阻挡层1094、1097的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层1095可以降低金属层1091和多晶硅层1092之间的接触电阻，并进一步阻挡金属层1091中的金属向多晶硅层1092中扩散，金属硅化物层1096可以降低导线111和多晶硅层1092之间的接触电阻并进一步阻挡导线111中的金属向多晶层1092中扩散，金属硅化物层1095、1096可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。

请参考图3H、3I以及图4，在步骤S5中，首先，可以采用旋转涂覆、化学气相沉积、物理气相沉积等工艺可以进一步结合化学机械平坦化工艺，形成顶面平坦的层间介质层112，以覆盖于所述栅极隔离层106、第一源/漏区1002、第二源/漏区1003、所述第一导电接触结构109和导线111上，层间介质层112将间隙108a填满，并将所述导线111和所述第一导电接触结构109掩埋在内，所述层间介质层112所述层间介质层112的材质可以是氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。然后，通过光刻、刻蚀等工艺在所述层间介质层112，以形成对准第二源/漏区1003的接触孔(未图示)，所述接触孔暴露出第二源/漏区1003的顶表面，以暴露出所述第一导电接触结构109的部分顶表面。接着，通过电镀、溅射等工艺向所述接触孔填充金属材料，进而形成第二导电接触结构113(即导电接触插栓)填充于所述层间介质层112的接触孔中，所述第二导电接触结构113的底表面与第二源/漏区1003的顶表面接触。

本发明的半导体器件的制备方法，实质上将现有单一的金属栅极替换为由多晶硅栅极堆叠于金属栅极上方而形成的复合栅极，从而可以改善复合栅极与源极、漏极重叠区域的电场分布，由此，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够降低栅极与源极、漏极重叠区域的漏电流，以提高器件效能及可靠度。进一步地，使得导线(即存储器中的位线)下方的第一导电接触结构为主要由金属层和多晶硅层堆叠的复合结构，能够降低接触电阻，提高器件性能，特别适用于存储器的制作。当本发明的半导体器件的制备方法应用于制作存储器时，多个有源区的复合栅极对齐设置并连接在一起就形成了存储器的字线，多个有源区的导线111对齐设置并连接在一起就形成了存储器的位线。例如，请参考图3A至3I，在本发明的一实施例中，所述半导体衬底100中具有多个呈单元行(即对应字线方向)和单元列(即对应位线方向)排布的有源区，相邻有源区之间还设有浅沟槽隔离结构，即所有的浅沟槽隔离结构可以包括相互平行的数条以及相互相交的数条，由此将所有的有源区隔离成单元行和单元列排布的阵列结构，用于制作存储器的存储阵列。沿字线方向排列的每一所述有源区均与相邻的两个栅极沟槽101相交。填充于每个栅极沟槽中的复合栅极作为相应的单元行对应的字线，两个栅极沟槽101之间的有源区上的导线110作为相应的单元列上的位线。

请参考图3A至3I，本发明一实施例提供一种半导体器件，优选为采用上述的本发明的半导体器件的制备方法来制备。所述半导体器件包括：具有栅极沟槽101的半导体衬底100、金属栅极104、多晶硅栅极105、第一导电接触结构109、导线111、层间介质层112以及第二导电接触结构113。

其中，所述栅极沟槽101两侧的半导体衬底100中分别形成有第一源/漏区1002和第二源/漏区1103，所述金属栅极104填充于所述栅极沟槽101中，且所述金属栅极104的高度小于所述栅极沟槽101的深度；所述多晶硅栅极105填充于所述栅极沟槽101中，且堆叠于所述金属栅极104上。

本实施例中，所述多晶硅栅极105的顶表面低于所述栅极沟槽101侧壁上的半导体衬底100的顶表面，所述的半导体器件还包括栅极隔离层106，所述栅极隔离层106填充于所述栅极沟槽101中并填满所述栅极沟槽101，将所述金属栅极104和所述多晶硅栅极105掩埋在内。

本实施例中，所述的半导体器件还包括栅介质层102和金属阻挡层103，所述栅介质层102形成于所述栅极沟槽101的侧壁和底璧上，所述金属阻挡层103形成于所述栅介质层102和所述金属栅极104之间并包围在所述金属栅极104的底璧和侧壁上，所述金属阻挡层103暴露出所述金属栅极104上方的所述栅介质层102的侧壁表面，所述多晶硅栅极105的侧壁直接与所述栅介质层102被所述金属阻挡层103暴露出的侧壁表面接触。所述栅介质层102的材质优选为高K介质(介电常数K大于7)，高K介质的材料例如是Ta₂O₅、TiO₂、TiN、Al₂O₃、Pr₂O₃、La₂O₃、LaAlO₃、HfO₂、ZrO₂或其它组分的金属氧化物等，以与即将形成的金属栅极104兼容，有利于提高载流子的迁移率，提高器件性能。金属阻挡层103旨在保护栅介质层102，避免向栅介质层102中引入金属杂质，同时提高栅介质层102和金属栅极104之间的粘附力。金属阻挡层103可以是单层结构，也可以是叠层结构，包括Ti或Ta等金属层、TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物层或者金属和金属氮化物中的至少一种。在本实施例中，金属栅极104可以包括一个或多个功函数金属层以及被所述功函数金属层包围的金属电极层，其中功函数金属层的选材由需形成的BCAT晶体管的导电类型决定，当需形成的BCAT晶体管为P型晶体管时，金属栅极104中的功函数金属层的是p型功函数金属材料，所述p型功函金属材料可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、W其他合适的p型功函材料或它们的组合，当需形成的BCAT晶体管为N型晶体管时，金属栅极104中的功函数金属层的是n型功函数金属材料，所述n型功函数金属材料包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合；金属电极层的材料可以包括Al、W、Cu和/或其他合适的金属材料。

优选地，金属栅极104和多晶硅栅极105之间自下而上依次形成有金属粘附层1141、金属阻挡层1142以及金属硅化物层1143。其中，金属粘附层1141可以增强金属栅极104和多晶硅栅极105之间的粘附力，防止最终形成的复合栅极断裂，属粘附层1141的材料可以是W、Ti或Ta等金属；金属阻挡层1142可以防止金属栅极104中的金属扩散到多晶硅栅极105中，而影响金属栅极104和多晶硅栅极105的性能，金属阻挡层1142的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层1143可以降低金属栅极104和多晶硅栅极105之间的接触电阻，以降低形成的复合栅极的阻值，金属硅化物层1143可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。

本实施例中，所述第一导电接触结构109形成于所述第一源/漏区1002上，且所述第一导电接触结构109的顶表面与所述栅极隔离层106的顶表面齐平，所述第一导电接触结构109与所述栅极沟槽101相向的侧壁之间形成有间隙；导线111形成于所述第一导电接触结构109上，且导线111与所述第一导电接触结构109等宽设置；层间介质层112覆盖于所述栅极隔离层106、第一源/漏区1002、第二源/漏区1003、导线111和第一导电接触结构109上，所述层间介质层112填满第一导电接触结构109侧璧的所述间隙，并将所述导线111和所述第一导电接触结构109掩埋在内。第二导电接触结构113形成于所述层间介质层112中，且所述第二导电接触结构113的底表面与所述第二源/漏区1003的顶表面接触。

在本发明的一个实施例中，所述半导体衬底100中形成有多个有源区(未图示)，每个所述有源区中并排设置有两个所述栅极沟槽101，两个所述栅极沟槽101之间的有源区中形成有第一源/漏区1002,两个所述栅极沟槽101相背的一侧的有源区中分别形成有第二源/漏区1003，所述第一导电接触结构109形成于所述第一源/漏区1002上方且底表面与所述第一源/漏区1002的顶表面接触，所述第二导电接触结构113形成于所述第二源/漏区1003上方且底表面与所述第二源/漏区1003的顶表面接触，由此在一个有源区中形成两个BCAT，提高器件集成度。当所述半导体器件为存储器时，所述多个有源区按单元行、单元列成阵列排布，每个单元行上的复合栅极连为一体，作为所述存储器的一条字线，每个单元列上的导线111连为一体，作为所述存储器的一条位线。

请参考图4，在本发明的其他实施例中，所述第一导电接触结构109为复合结构，包括金属层1091以及堆叠在所述金属层1091上方的多晶硅层1092，所述导线111的材质包括金属。

在本发明的一实施例中，金属层1091与第一源漏区1002之间自下而上依次有金属硅化物层(未图示)、金属阻挡层(未图示)以及金属粘附层(未图示)，其中，金属粘附层可以增强金属层1091和第一源漏区1002之间的粘附力，防止第一导电接触结构109与第一源漏区1002接触不良，金属粘附层的材料可以是W、Ti或Ta等金属；金属阻挡层可以防止金属层中的金属扩散到第一源漏区1002中，而影响第一源漏区1002的性能，金属阻挡层的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层可以降低金属层和第一源漏区1002之间的接触电阻，金属硅化物层可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。

在本发明的另一实施例中，金属层1091和多晶硅层1092之间自下而上依次形成有金属粘附层1093、金属阻挡层1094、金属硅化物层1095、多晶硅层1092和位线111之间自下而上依次形成有金属硅化物层1096、金属阻挡层1097、金属粘附层1098，其中，金属粘附层1093可以增强金属层1091和多晶硅层1092之间的粘附力，防止金属层1091和多晶硅层1092接触不良甚至开裂的情况，金属粘附层1098可以增强导线111和多晶硅层1092之间的粘附力，防止位线111和多晶硅层1092接触不良甚至开裂的情况，金属粘附层1093、1098的材料可以是W、Ti或Ta等金属；金属阻挡层1094可以防止金属层1091中的金属扩散到多晶硅层1092中，金属阻挡层1097可以防止导线111中的金属扩散到多晶硅层1092中，金属阻挡层1094、1097的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物；金属硅化物层1095可以降低金属层1091和多晶硅层1092之间的接触电阻，并进一步阻挡金属层1091中的金属向多晶硅层1092中扩散，金属硅化物层1096可以降低导线111和多晶硅层1092之间的接触电阻并进一步阻挡导线111中的金属向多晶层1092中扩散，金属硅化物层1095、1096可以是包含Ti、W、Co、Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物。

此外，本发明还提供一种电子设备，包括本发明的半导体器件。本发明的电子设备可以是手机、可穿戴设备、笔记本电脑、平板电脑等各种移动终端，所述可穿戴设备包括智能眼镜、头戴设备以及手表、手环等腕戴设备。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。