阅读说明：本技术 存储器元件及其制造方法 ([db:专利名称-en]) 是由 吴冠纬 张耀文 杨怡箴 于 2018-10-26 设计创作，主要内容包括：本发明公开了一种存储器元件,包括一双晶体管存储单元阵列,双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。双晶体管存储单元阵列包括多个导线叠层,一导线叠层包括一选择栅极线与一字线,字线相邻于选择栅极线。存储器元件包括一垂直通道线的阵列、栅极介电质结构、电荷储存结构与位线,垂直通道线的阵列穿过导线至一参考线,栅极介电质结构环绕在垂直通道线与选择栅极线的阵列中的垂直式选择晶体管的通道区的垂直通道线,电荷储存结构环绕在垂直通道线与字线的阵列中的垂直式数据储存晶体管的通道区的垂直通道线,位线通过垂直通道线的上端耦接至垂直通道线。([db:摘要-en])

存储器元件及其制造方法

技术领域

本发明属于半导体器件技术领域，涉及一种高密度存储器元件及其制造方法，且特别是有关于一种具有环绕式栅极(gate-all-around，GAA)结构的垂直式通道存储器元件。

背景技术

由于集成电路中的装置的关键尺寸缩小至通用存储单元技术领域(commonmemory cell technologies)的界线，设计师一直寻找更小的存储单元尺寸与可在低偏压下进行操作的制造存储单元的技术。举例而言，低成本90纳米闪存可具有0.5184平方微米(μm²)的存储单元尺寸，低成本55纳米闪存可具有0.2117平方微米的存储单元尺寸，高效能55纳米闪存可具有约0.088平方微米的存储单元尺寸。

需要提供一种具有更小的存储单元尺寸且可在较低偏压下进行操作的三维集成电路存储器结构。

发明内容

一垂直式通道存储器元件包括一双晶体管存储单元阵列(array of two-transistor memory cells)，双晶体管存储单元阵列中的双晶体管存储单元(two-transistor memory cells)包括一垂直式选择晶体管与一垂直式数据储存晶体管(vertical data storage transistor)。双晶体管存储单元阵列包括通过一基板上的绝缘层所隔离的多个导线叠层，多个导线叠层中的一导线叠层包括一选择栅极线与一字线，字线相邻于选择栅极线。

一垂直通道线的阵列(array of vertical channel lines)穿过多个导线叠层中的导线至一参考线。栅极介电质结构环绕在垂直通道线与选择栅极线的阵列(array ofvertical channel lines and the select gate lines)中的垂直式选择晶体管的通道区的垂直通道线。电荷储存结构环绕在垂直通道线与字线的阵列(array of verticalchannel lines and the word lines)中的垂直式数据储存晶体管的通道区的垂直通道线。覆盖垂直通道线的阵列的多条位线通过垂直通道线的上端耦接至垂直通道线。

垂直通道线的下端连接至参考线以使电流流动(for current flow)。一参考线接触(reference line contact)穿过导线至参考线，参考线接触通过参考线电性耦接至垂直通道线的下端。一单一参考线接触可通过参考线电性耦接至多条垂直通道线的下端。

一实施例中，双晶体管存储单元阵列可包括一组存储单元，其以X行与Y列的存储单元来排列。选择栅极线与字线的每一个可环绕一组存储单元中的多个存储单元，多条位线可包括数目X乘以数目Y的多条位线，这些位线耦接至具有一组存储单元中的多个存储单元的各自的垂直通道线。

另一实施例中，双晶体管存储单元阵列可包括一组存储单元，其以X行与Y列的存储单元来排列。此组存储单元具有一第一子集存储单元(subset of cells)与一第二子集存储单元，第一子集存储单元与第二子集存储单元的每一个以X行与Y/2列的存储单元来排列。首次提到的选择栅极线与首次提到的字线的每一个可环绕第一子集存储单元与第二子集存储单元的其中一个中的多个存储单元。一第二选择栅极线与一第二字线的每一个可环绕第一子集存储单元与第二子集存储单元的另一个中的多个存储单元。多条位线可包括数目X乘以数目Y/2的多条位线，这些位线的每一个耦接至具有第一子集存储单元中的一第一存储单元的一垂直通道线与具有第二子集存储单元中的一第二存储单元的一垂直通道线。

通过使用通道热电子注入(channel hot electron injection)，存储器元件中的一控制器可用以执行双晶体管存储单元阵列中的存储单元上的写入操作。通过使用通道热空穴注入(channel hot hole injection)，控制器可用以执行双晶体管存储单元阵列中的存储单元上的擦除操作。

一存储器元件包括一双晶体管存储单元，双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。垂直式选择晶体管具有一垂直半导体柱(verticalsemiconductor pillar)中的一第一通道区，垂直式数据储存晶体管具有垂直半导体柱中的一第二通道区。

垂直半导体柱具有一顶区、一底区与一中间区。顶区位于第一通道区的上方，顶区用作垂直式选择晶体管的一第一电流传导端(current conducting terminal)。底区位于第二通道区的下方，底区用作垂直式数据储存晶体管的一第二电流传导端。中间区位于第一通道区与第二通道区之间，中间区用作垂直式选择晶体管的一第二电流传导端与垂直式数据储存晶体管的一第一电流传导端。

一位线耦接至垂直半导体柱的顶区。一参考线耦接至垂直半导体柱的底区。

一选择栅极线环绕垂直半导体柱中的第一通道区。一栅极介电质结构设置在选择栅极线与垂直半导体柱中的第一通道区之间。一字线环绕垂直半导体柱中的第二通道区。一电荷储存结构设置在垂直半导体柱中的字线与第二通道区之间。

提供一种本文所述的存储器元件的制造方法，其中此存储器元件包括一双晶体管存储单元阵列，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。

为了让本发明的其他方面及优点更明显易懂，特举出下述的附图、详细的说明书和具体实施例来进行说明。

附图说明

图1A绘示根据一实施例的存储器元件，存储器元件包括双晶体管存储单元阵列，双晶体管存储单元阵列中的双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图1B绘示根据另一实施例的存储器元件，存储器元件包括双晶体管存储单元阵列，双晶体管存储单元阵列中的双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图2绘示适用于双晶体管存储单元阵列中的双晶体管存储单元范例。

图2A、图2B与图2C绘示根据一些实施例的图2所绘示的双晶体管存储单元的截面图。

图3A～图3G绘示根据第一实施例的制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图4A～图4H绘示根据第二实施例的制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图5A～图5G绘示根据第三实施例的制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图6用来说明根据本发明的制造双晶体管存储单元阵列的工艺流程图范例，双晶体管存储单元阵列中的双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图7根据本发明的一实施例的双晶体管存储单元阵列的布局视图范例，双晶体管存储单元阵列中的双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图8根据本发明的另一实施例的双晶体管存储单元阵列的另一布局视图，双晶体管存储单元阵列中的双晶体管存储单元包括垂直式选择晶体管与垂直式数据储存晶体管。

图9根据本发明的集成电路的简化方框图。

图10用来说明偏压状态下，在根据本发明的双晶体管存储单元上执行写入、擦除与读取操作的表格范例。

图11绘示在根据本发明的双晶体管存储单元上进行写入操作的模拟结果。

图12绘示在根据本发明的双晶体管存储单元上进行擦除操作的模拟结果。

图13绘示在根据本发明的双晶体管存储单元上进行写入操作与擦除操作的电流-电压特性。

【符号说明】

101、102：双晶体管存储单元阵列；

105、115、125、305、315、325、405、415、425、505、515、525：绝缘层；

110～112、210、310L、410、510、780、881、882、951：选择栅极线；

120～122、220、320L、420、520L、952：字线；

110T、111T、210T、310T、410T、510T：垂直式选择晶体管；

120T、121T、220T、320T、420T：垂直式数据储存晶体管；

135～138、240、377、477、577、873：隔离结构；

140、225、340、440、540：电荷储存结构；

160、215、360、460、560：栅极介电质结构；

180、380、480、580：参考线；

190、390、490、590：基板；

200：双晶体管存储单元；

213、223：通道长度；

217：介电质厚度；

231：通道直径；

235：通道孔直径；

250：垂直半导体柱；

251：顶区；

252：第一通道区；

253：中间区；

254：第二通道区；

255：底区；

310：第一牺牲线；

310H：第一水平开口；

320H、520H：第二水平开口；

311、321、411、421、511、521：侧表面；

320、520：第二牺牲线；

330、430、530：孔洞；

340、440、540：材料层；

350、450、550、711～714、761～764、811～814、861～864：垂直通道线；

370、470、570：参考线接触孔；

375、475、575：层间参考线接触；

461：隧穿层(tunneling layer)；

610、620、630、640、650：步骤；

710、760：一行乘Y列的区域；

810：一行乘Y/2列的区域；

730、830、835：宽度；

761C～764C、861C～864C：接触；

775、875：第一层间参考线接触；

776、876：第二层间参考线接触；

791～796、891～893、964：位线；

831：第一子集存储单元；

832：第二子集存储单元；

900：集成电路；

950：列译码器；

951：选择栅极线；

960：垂直通道环绕式栅极阵列；

963：行译码器；

965：总线(bus)；

966：感测放大器/数据输入结构(data-in structures)；

968：偏压安排供应电压(bias arrangement supply voltage)；967：数据总线(data bus)；

969：控制器；

971：数据输入线(data-in line)；

972：数据输出线(data-out line)；

974：其他电路；

1110：写入阈值电压；

1220：擦除阈值电压；

1310、1320：电流-电压曲线；

1330：写入/擦除存储窗(program/erase window)；

A-A’、B-B’、C-C’：线段。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

以下叙述将典型地参照特定的结构实施例与方法。可理解的是，并无意图将本发明限定为具体公开的实施例与方法，其他特征、元件、方法与实施例仍可用来实现本发明。所述的较佳实施例用来说明本发明的技术内容，并非用以限定本发明的保护范围，其当以申请权利要求所界定的范围为准。所属技术领域中具有公知常识的技术人员可根据如下所述的说明书内容来作各种等效变化。参照附图来详细说明本发明的实施例。附图中的相似元件通常以相似的元件符号表示。

根据一实施例，图1A绘示一存储器元件，其包括一双晶体管存储单元阵列101。双晶体管存储单元阵列101中的双晶体管存储单元包括一垂直式选择晶体管(例如垂直式选择晶体管110T)与一垂直式数据储存晶体管(例如垂直式数据储存晶体管120T)。图7沿着图1A所示的Y-Z平面上的线段A-A’所绘制的截面图。双晶体管存储单元阵列包括通过一基板190上的一参考线180上的绝缘层(例如绝缘层105、115、125)所隔离的多个导线叠层。多个导线叠层中的一导线叠层包括一选择栅极线110与一字线120，字线120相邻于选择栅极线110。一实施例中，字线120可以位于选择栅极线110的下方。另一实施例中，字线120可以位于选择栅极线110的上方。

存储器元件包括一垂直通道线的阵列(例如垂直通道线761、763)，垂直通道线的阵列设置在穿过多个叠层中的导线至参考线的通孔或孔洞(vias or holes)中。更进一步参照图2来说明适用于一双晶体管存储单元阵列中的一双晶体管存储单元，双晶体管存储单元包括一栅极介电质结构160与一电荷储存结构140。

存储器元件包括多条位线(例如位线791、792、793、794、795、796)，这些位线覆盖垂直通道线的阵列(例如垂直通道线761、763)，这些位线通过垂直通道线的上端来耦接至垂直通道线。位线(例如位线791、792)通过各自的接触761C、763C来耦接至具有一行存储单元的各自的垂直通道线(例如垂直通道线761、763)。参照图7来更进一步的说明，双晶体管存储单元阵列可包括一组双晶体管存储单元，其以X行与Y列的存储单元来排列。选择栅极线与字线的每一个可环绕一组存储单元中的多个存储单元，多条位线可包括数目X乘以数目Y的多条位线，这些位线耦接至具有一组存储单元中的多个存储单元的各自的垂直通道线。

存储器元件包括一第一层间参考线接触775与一第二层间参考线接触776，第一层间参考线接触775相邻于导线叠层，第二层间参考线接触776相邻于导线叠层且相对于第一层间参考线接触775。导线叠层通过一隔离结构135来与第一层间参考线接触775电性隔离，隔离结构135设置在导线叠层与第一层间参考线接触775之间，导线叠层包括一选择栅极线110与一字线120。导线叠层通过一隔离结构136来与第二层间参考线接触776电性隔离，隔离结构136设置在导线叠层与第二层间参考线接触776之间。第一层间参考线接触775与第二层间参考线接触776通过参考线180电性耦接至垂直通道线的下端。

根据另一实施例，图1B绘示一存储器元件，其包括一双晶体管存储单元阵列102。双晶体管存储单元阵列102中的双晶体管存储单元包括一垂直式选择晶体管(例如垂直式选择晶体管111T)与一垂直式数据储存晶体管(例如垂直式数据储存晶体管121T)。图8沿着图1B所示的Y-Z平面上的线段B-B’所绘制的截面图。双晶体管存储单元阵列包括通过一基板190上的一参考线180上的绝缘层(例如绝缘层105、115、125)所隔离的多个导线叠层。多个叠层中的一第一导线叠层包括一选择栅极线111与一字线121，字线121相邻于选择栅极线111。一实施例中，字线可以位于选择栅极线的下方。另一实施例中，字线可以位于选择栅极线的上方。多个叠层中的一第二导线叠层包括一选择栅极线112与一字线122，字线122相邻于选择栅极线112。第一导线叠层通过一隔离结构873来与第二导线叠层电性隔离。

存储器元件包括一垂直通道线的阵列(例如垂直通道线861、863)，其设置在通过多个叠层中的导线至参考线的通孔或孔洞中。参照图2来更进一步地说明适用于一双晶体管存储单元阵列中的一双晶体管存储单元，双晶体管存储单元包括一栅极介电质结构160与一电荷储存结构140。

存储器元件包括多条位线(例如位线891、892、893)，这些位线覆盖垂直通道线的阵列(例如垂直通道线861、863)，这些位线通过垂直通道线的上端来耦接至垂直通道线。位线(例如位线891)通过各自的接触861C、863C来耦接至双晶体管存储单元阵列中具有一行存储单元的垂直通道线(例如垂直通道线861、863)。参照图8来更进一步的说明，双晶体管存储单元阵列可包括一组存储单元，其以X行与Y列的存储单元来排列。此组存储单元具有一第一子集存储单元与一第二子集存储单元，第一子集存储单元与第二子集存储单元的每一个以X行与Y/2列的存储单元来排列。每一首次提到的选择栅极线与首次提到的字线可环绕第一子集存储单元与第二子集存储单元的其中一个中的多个存储单元。一第二选择栅极线与一第二字线的每一个可环绕第一子集存储单元与第二子集存储单元的另一个中的多个存储单元。多条位线可包括数目X乘以数目Y/2的多条位线，这些位线的每一个耦接至具有第一子集存储单元中的一第一存储单元的一垂直通道线与具有第二子集存储单元中的一第二存储单元的一垂直通道线。

存储器元件包括一第一层间参考线接触875，第一层间参考线接触875相邻于第一导线叠层。第一导线叠层通过一隔离结构137来与第一层间参考线接触875电性隔离，隔离结构137设置在第一导线叠层与第一层间参考线接触875之间。第一层间参考线接触875通过参考线180电性耦接至垂直通道线的下端。存储器元件也包括一第二层间参考线接触876，第二层间参考线接触876相邻于第二导线叠层。第二导线叠层通过一隔离结构138来与第二层间参考线接触876电性隔离，隔离结构138设置在第二导线叠层与第二层间参考线接触876之间。第二层间参考线接触876通过参考线180电性耦接至垂直通道线的下端。

图2绘示适用于一双晶体管存储单元阵列中的双晶体管存储单元范例。根据参照图3A～图3G、图4A～图4H与图5A～图5G进一步说明的实施例，图2A、图2B与图2C各自绘示图2中C-C’线段的双晶体管存储单元的截面图。图2、图2A、图2B与图2C中，一双晶体管存储单元200包括一垂直式选择晶体管210T与一垂直式数据储存晶体管220T，垂直式选择晶体管210T包括一垂直半导体柱250中的一第一通道区252，垂直式数据储存晶体管220T具有垂直半导体柱250中的一第二通道区254。

图2、图2A、图2B与图2C中，垂直半导体柱250具有一顶区251与一底区255。顶区251位于第一通道区252的上方，顶区251用作垂直式选择晶体管210T的一第一电流传导端。底区255位于第二通道区254的下方，底区255用作垂直式数据储存晶体管220T的一第二电流传导端。垂直半导体柱250具有一中间区253，中间区253位于第一通道区252与第二通道区254之间，中间区253用作垂直式选择晶体管210T的一第二电流传导端与垂直式数据储存晶体管220T的一第一电流传导端。

一位线(例如图1A的位线791)可耦接至垂直半导体柱250的顶区251。一参考线(例如图1A的参考线180)可耦接至垂直半导体柱250的底区255。一选择栅极线210环绕垂直半导体柱250中的第一通道区252。一栅极介电质结构215设置在选择栅极线210与垂直半导体柱250中的第一通道区252之间。

图2A所绘示的一实施例中，一字线220环绕垂直半导体柱250中的第二通道区254。一电荷储存结构225设置在字线220的侧表面上，电荷储存结构225位于字线220与垂直半导体柱250中的第二通道区254之间。一栅极介电质结构215设置在选择栅极线210与垂直半导体柱250中的第一通道区252之间。此实施例中，栅极介电质结构215并未设置在第二通道区254与字线220的侧表面上的电荷储存结构225之间。参照图3A～图3G进一步说明此实施例。

图2B所绘示的一实施例中，一字线220环绕垂直半导体柱250中的第二通道区254。一电荷储存结构225设置在字线220的侧表面上，电荷储存结构225位于字线220与垂直半导体柱250中的第二通道区254之间。一栅极介电质结构215设置在选择栅极线210与垂直半导体柱250中的第一通道区252之间，栅极介电质结构215沿着垂直半导体柱250连续沉积，以使栅极介电质结构215也设置在第二通道区254与字线220的侧表面上的电荷储存结构225之间。参照图4A～图4H进一步说明此实施例。

图2C所绘示的一实施例中，一字线220环绕垂直半导体柱250中的第二通道区254。一电荷储存结构225设置在字线220的顶表面、底表面与侧表面上，电荷储存结构225位于字线220与垂直半导体柱250中的第二通道区254之间。一栅极介电质结构215设置在选择栅极线210与垂直半导体柱250中的第一通道区252之间，栅极介电质结构215沿着垂直半导体柱250连续沉积，以使栅极介电质结构215也设置在第二通道区254与字线220的侧表面上的电荷储存结构225之间。参照图5A～图5G进一步说明此实施例。

一实施例中，垂直半导体柱250中的垂直式选择晶体管210T的第一通道区252可具有约20至60纳米的通道长度213，通道长度213由选择栅极线210的厚度所界定。垂直半导体柱250中的垂直式数据储存晶体管220T的一第二通道区254可具有约20至60纳米的通道长度223，通道长度223由字线220的厚度所界定。位于选择栅极线210与字线220之间的一隔离结构240可具有约20至50纳米的厚度。垂直半导体柱250可具有约50至90纳米的通道直径231。设置在垂直半导体柱250与选择栅极线210之间的栅极介电质结构215可具有约2至3纳米的介电质厚度217。通道孔直径235等于通道直径231加上两倍的介电质厚度217。

实施例中，设置在垂直半导体柱250与字线220之间的一多层电荷储存结构225可包括电荷俘获层(charge trapping layers)或浮置栅极层(floating gate layers)。电荷俘获层具有氮氧化硅/二氧化硅/氮化硅/二氧化硅(SiON/Oxide/Nitride/Oxide)，其各自具有2.5纳米/3纳米/5纳米/6纳米的厚度。浮置栅极层具有氧化物/多晶硅/氧化物(oxide/poly silicon/oxide)，其各自具有6纳米/7纳米/5纳米的厚度。一高介电常数衬垫层(high-k liner)可形成在多层电荷储存结构225与字线220之间，高介电常数衬垫层接触字线220。举例而言，一高介电常数衬垫层可包括氧化铝(Al₂O₃)与约3纳米的厚度。垂直半导体柱250中的第一通道区252与第二通道区254可包括未掺杂的多晶硅(undopedpolysilicon)。

根据用来实现垂直式选择晶体管210T与垂直式数据储存晶体管220T的元件的尺寸与材料，垂直式选择晶体管210T的阈值电压可以是约0至1伏特(V)，垂直式数据储存晶体管220T的阈值电压可以是约0伏特。此处的元件可包括垂直半导体柱250、选择栅极线210与字线220。

根据第一实施例，图3A～图3G绘示制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。

图3A绘示形成通过一基板390上的一参考线380上的绝缘层(例如绝缘层305、315、325)所隔离的多个牺牲线叠层的后的工艺流程阶段。虽然仅绘示其中一个牺牲线叠层，但可在一工艺中形成多个牺牲线叠层以形成一双晶体管存储单元阵列。

多个牺牲线叠层中的一牺牲线叠层可包括一第一牺牲线310与一第二牺牲线320，第二牺牲线320相邻于第一牺牲线310。一实施例中，第二牺牲线320可位于第一牺牲线310的下方。另一实施例中，第二牺牲线320可位于第一牺牲线310的上方。在后来的工艺步骤，第一牺牲线310与一第二牺牲线320可用一导电材料取代以形成一选择栅极线与一字线，字线相邻于选择栅极线。

牺牲线中的牺牲材料可包括氮化硅(SiN)。绝缘层可包括二氧化硅。牺牲材料与绝缘层可按照所属技术领域中的各种现有方法来进行沉积。参考线可位于一N+阱区(N+well)、一金属层或其他结构中。

图3B绘示形成穿过多个牺牲线叠层中的牺牲线至参考线的一通孔或孔洞330的阵列(array of vias or holes)之后的工艺流程阶段。第一牺牲线310与第二牺牲线320具有侧表面(例如侧表面311、321)，侧表面曝露于孔洞的阵列(array of holes)中的孔洞中。

图3C绘示形成用作电荷储存结构的材料层340之后的工艺流程阶段，材料层340形成(lining)在通孔或孔洞330上，以使材料层340沉积在孔洞的阵列中的孔洞中的第一牺牲线与第二牺牲线的侧表面上。材料层也形成在孔洞的阵列中的通孔或孔洞330的底部上。材料层可包括电荷俘获层或浮置栅极层，电荷俘获层具有氮氧化硅/二氧化硅/氮化硅/二氧化硅，其各自具有2.5纳米/3纳米/5纳米/6纳米的厚度，浮置栅极层具有氧化物/多晶硅/氧化物，其各自具有6纳米/7纳米/5纳米的厚度。

图3D绘示通过各向异性刻蚀(anisotropic etching)来移除在孔洞的阵列中的孔洞330中的第一牺牲线310的侧表面上的材料层340，同时保留孔洞的阵列中的孔洞330中的第二牺牲线320的侧表面上的材料层340之后的工艺流程阶段。在此阶段，亦通过刻蚀来移除形成在通孔或孔洞330的底部上的材料层340。

图3E绘示形成在通孔或孔洞330中的垂直通道线的阵列中的垂直通道线350之后的工艺流程阶段。可使用外延形成(epitaxial formation)来形成垂直通道线。一实施例中，形成垂直通道线350之后，可在垂直通道线350的顶表面上进行砷注入(arsenicimplantation)以形成连接至一位线(例如图7的位线791)的一接触(例如图7的接触761C)。

图3F绘示形成穿过牺牲线叠层(例如第一牺牲线310、第二牺牲线320)与绝缘层(例如绝缘层305、315、325)至参考线380的一参考线接触孔(reference line contacthole)370，移除第一牺牲线310(图3E)以在绝缘层(例如绝缘层305、315)之间形成第一水平开口310H，与移除第二牺牲层320(图3E)以在绝缘层(例如绝缘层315、325)之间形成第二水平开口320H之后的工艺流程阶段。

栅极介电质结构360可接着通过在侧表面上进行氧化来形成在第一水平开口310H中的垂直通道线350的侧表面上。举例而言，垂直通道线350可包括硅，栅极介电质结构360可包括由于氧化而生成的氧化硅(silicon oxide)。

图3G绘示使用一导电材料来填充第一水平开口310H(图3F)与第二水平开口320H(图3F)以形成一选择栅极线310L与一字线320L之后的工艺流程阶段，其中字线320L相邻于选择栅极线310L。一实施例中，例如是具有约3纳米厚度的氧化铝的一高介电常数衬垫层可先形成在第一水平开口310H与第二水平开口320H的表面上，包括氮化钛(titaniumnitride，TiN)的一导电材料可接着沉积在第一水平开口310H与第二水平开口320H中，此导电材料接触第一水平开口310H与第二水平开口320H中的高介电常数衬垫层。

栅极介电质结构360环绕在垂直通道线350与选择栅极线310L的阵列中的垂直式选择晶体管310T的通道区的垂直通道线350。电荷储存结构340环绕在垂直通道线350与字线320L的阵列中的垂直式数据储存晶体管320T的通道区的垂直通道线350。

一层间参考线接触375可形成在穿过选择栅极线310L与字线320L至参考线380的参考线接触孔370(图3F)中。连接垂直通道线350的下端至参考线380以使电流流动。层间参考线接触375通过参考线380电性耦接至垂直通道线350的下端。一隔离结构377形成在层间参考线接触375与一导线叠层之间，导线叠层包括选择栅极线310L与字线320L。

根据第二实施例，图4A～图4H绘示制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。

图4A绘示形成通过一基板490上的参考线480上的绝缘层(例如绝缘层405、415、425)所隔离的多个导线叠层之后的工艺流程阶段。虽然仅绘示其中一个导线叠层，但可在一工艺中形成多个导线叠层，以形成一双晶体管存储单元阵列。多个导线叠层中的一导线叠层可包括一选择栅极线410与一字线420，字线420相邻于选择栅极线410。一实施例中，字线420可位于选择栅极线410的下方。另一实施例中，字线420可位于选择栅极线410的上方。

导线叠层中的导线的导电材料可包括导电材料与金属材料，导电材料例如是具有n-型掺杂或p型掺杂(n-type or p-type doping)的多晶硅、钨、钛、其他金属或金属合金，金属材料例如是氮化钛(TiN)、氮化钽(TaN)、铂(Pt)、钨(W)等。绝缘层可包括二氧化硅。导电材料与绝缘层可按照所属技术领域中的各种现有方法来进行沉积。参考线可位于一N+阱区、一金属层或其他结构中。

图4B绘示形成穿过多个导线叠层中的选择栅极线410与字线420至参考线480的一通孔或孔洞430的阵列之后的工艺流程阶段。选择栅极线410与字线420具有侧表面(例如侧表面411、421)，侧表面曝露于孔洞的阵列中的孔洞中。

图4C绘示形成用作电荷储存结构440的材料层之后的工艺流程阶段，材料层形成在孔洞430上，以使材料层沉积在通孔或孔洞430中的多个导线叠层中的选择栅极线410与字线420的侧表面上。用作电荷储存结构的材料层可包括一氧化物材料(oxide material)，例如具有约6纳米厚度的二氧化硅与具有约5纳米厚度的氮化物。一实施例中，一高介电常数衬垫层(未绘示)可先形成在通孔或孔洞430的表面上，因此高介电常数衬垫层设置在用作电荷储存结构440的材料层与选择栅极线410与字线420的侧表面之间。举例而言，一高介电常数衬垫层可包括具有约3纳米厚度的氧化铝。材料层440也形成在通孔或孔洞430的底部上。

图4D绘示通过各向异性刻蚀来移除在通孔或孔洞430中的多个导线叠层中的选择栅极线410的侧表面411(图4B)上的用作电荷储存结构440的材料层，同时保留通孔或孔洞430中的多个导线叠层中的字线420的侧表面421(图4B)上的材料层440之后的工艺流程阶段。在此阶段，也通过刻蚀来移除形成在孔洞430的底部上的材料层440。

图4E绘示形成选择栅极线410的侧表面411(图4B)上的栅极介电质结构460之后的工艺流程阶段。栅极介电质结构460也形成在沉积于通孔或孔洞430中的多个导线叠层中的字线420的侧表面421(图4B)上的用作电荷储存结构440的材料层上。形成在用作电荷储存结构440的材料层上的部分栅极介电质结构可用作多层电荷储存结构中的一隧穿层(tunneling layer)461，多层电荷储存结构也包括电荷储存结构440。栅极介电质结构460可包括氧化物材料，例如具有约3纳米厚度的氧化硅与具有约2.5纳米厚度的氮氧化硅(SiON)。

图4F绘示形成在孔洞430(图4E)中的垂直通道线的阵列中的垂直通道线450之后的工艺流程阶段。可使用外延形成来形成垂直通道线。一实施例中，形成垂直通道线450之后，可在垂直通道线450的顶表面上进行砷注入以形成连接至一位线(例如图7的位线791)的一接触(例如图7的接触761C)。

栅极介电质结构460环绕在垂直通道线450与选择栅极线410的阵列中的垂直式选择晶体管410T的通道区的垂直通道线450。最终多层电荷储存结构(final multilayercharge storage structure)环绕在垂直通道线450与字线420的阵列中的垂直式数据储存晶体管420T的通道区的垂直通道线450，最终多层电荷储存结构包括隧穿层461与电荷储存结构440。

图4G绘示形成穿过多个导线叠层中的选择栅极线410与字线420至参考线480的一参考线接触孔470之后的工艺流程阶段。

图4H绘示形成穿过多个导线叠层中的选择栅极线410与字线420至参考线480的参考线接触孔470(图4G)中的一层间参考线接触475之后的工艺流程阶段。连接垂直通道线450的下端至参考线480以使电流流动。层间参考线接触475通过参考线480电性耦接至垂直通道线450的下端。一隔离结构477形成在层间参考线接触475与一导线叠层之间，导线叠层包括选择栅极线410与字线420。

根据第三实施例，图5A～图5G绘示制造双晶体管存储单元的工艺流程图范例，双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。

图5A绘示形成通过一基板590上的一参考线580上的绝缘层(例如绝缘层505、515、525)所隔离的多个导线与牺牲线叠层(stack of conductive lines and sacrificiallines)之后的工艺流程阶段。虽然仅绘示其中一个导线与牺牲线叠层，但可在一工艺中形成多个导线与牺牲线叠层以形成一双晶体管存储单元阵列。

多个导线与牺牲线叠层中的一导线与牺牲线叠层可包括一第一导线510与一第二牺牲线520，第二牺牲线520相邻于第一导线510。第一导线510可用作一选择栅极线。一实施例中，第二牺牲线520可位于第一导线510的下方。另一实施例中，第二牺牲线520可位于第一导线510的上方。在后来的工艺步骤，第二牺牲线520可用一导电材料取代以形成一字线，字线相邻于选择栅极线。

导线叠层中的导线的导电材料可包括导电材料与金属材料，导电材料例如是具有n-型掺杂或p型掺杂的多晶硅、钨、钛、其他金属或金属合金，金属材料例如是氮化钛(TiN)、氮化钽(TaN)、铂(Pt)、钨(W)等。牺牲线中的牺牲材料可包括氮化硅(SiN)。绝缘层可包括二氧化硅。导电材料、牺牲材料与绝缘层可以所属技术领域中的各种现有方法来进行沉积。参考线可位于一N+阱区、一金属层或其他结构中。

图5B绘示形成穿过多个导线与牺牲线叠层中的导线与牺牲线至参考线的通孔或孔洞530的一阵列之后的工艺流程阶段。第一导线与第二牺牲线具有侧表面(例如侧表面511、521)，侧表面曝露于孔洞的阵列中的孔洞中。

图5C绘示形成栅极介电质结构560之后的工艺流程阶段，栅极介电质结构560形成在孔洞530上，以使栅极介电质结构560沉积在孔洞530中的第一导线510与第二牺牲线520的侧表面(例如侧表面511、522)上且栅极介电质结构560也沉积在孔洞530的底表面上。举例而言，可通过沉积例如是具有约3纳米厚度的二氧化硅的氧化物材料且接着沉积具有约2.5纳米厚度的氮氧化硅(SiON)，来形成栅极介电质结构560。举例而言，沉积在孔洞530的底表面上的氧化物材料与氮氧化硅可接着使用各向异性刻蚀来移除。

图5D绘示形成在孔洞的阵列中的通孔或孔洞530(图5C)中的垂直通道线的阵列中的垂直通道线550之后的工艺流程阶段。可使用外延形成来形成垂直通道线。一实施例中，形成垂直通道线550之后，可在垂直通道线550的顶表面上进行砷注入以形成连接至一位线(例如图7的位线791)的一接触(例如图7的接触761C)。栅极介电质结构560环绕在垂直通道线550与选择栅极线510的阵列中的垂直式选择晶体管510T的通道区的垂直通道线550。

图5E绘示形成穿过第一导线510、第二牺牲线520(图5D)与绝缘层(例如绝缘层505、515、525)至参考线580的一参考线接触孔570，且移除第二牺牲线520(图5D)以在绝缘层(例如绝缘层515、525)之间形成第二水平开口520H的后的工艺流程阶段。

图5F绘示在第二水平开口中的垂直通道线550的侧表面上形成用作电荷储存结构的材料层540之后的工艺流程阶段。材料层540可包括电荷俘获层或浮置栅极层，电荷俘获层具有5纳米厚度的氮化物与6纳米厚度的氧化物，浮置栅极层具有氧化物/多晶硅/氧化物，其各自具有6纳米/7纳米/5纳米的厚度。

图5G绘示使用一导电材料来填充第二水平开口520H(图5E)以形成一字线520L，且形成穿过多个导线叠层中的选择栅极线510与字线520L至参考线580的参考线接触孔570(图5F)中的一层间参考线接触575之后的工艺流程阶段，其中字线520L相邻于选择栅极线510。一实施例中，一高介电常数衬垫层(未绘示)可先形成在第二水平开口520H(图5E)的表面上，包括氮化钛的一导电材料可接着沉积在第二水平开口520H中，此导电材料接触例如是具有约3纳米厚度的氧化铝的高介电常数衬垫层。

连接垂直通道线550的下端至参考线580以使电流流动。层间参考线接触575通过参考线580电性耦接至垂直通道线550的下端。一隔离结构577形成在层间参考线接触575与一导线叠层之间，导线叠层包括选择栅极线510与字线520L。

根据本发明，图6绘示制造双晶体管存储单元阵列的工艺流程图范例，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。

在步骤610，工艺流程图包括在一基板上的一参考线上形成通过绝缘层所隔离的多个导线叠层。多个导线叠层中的一导线叠层包括一选择栅极线与一字线，字线相邻于选择栅极线。一实施例中，字线可位于选择栅极线的下方。另一实施例中，字线可位于选择栅极线的上方。参照图3A～图3G所绘示的一实施例中，可通过在一基板上的一参考线形成通过绝缘层所隔离的多个牺牲线叠层(例如图3A的牺牲线310、320)并接着使用一导电材料(例如图3G的选择栅极线310L、字线320L)来取代牺牲线，来形成多个导线叠层。

参照图4A～图4H所绘示的另一实施例中，通过绝缘层所隔离的多个导线叠层(例如图4A的选择栅极线410、字线420)可形成在一基板上的一参考线。相较于图3A～图3G所述，不需先形成牺牲线且接着使用一导电材料来取代牺牲线。

参照图5A～图5G所绘示的再一实施例中，可通过形成一第一导线(例如图5A的第一导线510)与一第二牺牲线(例如图5A的第二牺牲线520)来形成多个导线叠层，其中第二牺牲线相邻于第一导线。第一导线可作为一选择栅极线。在后来的工艺步骤，第二牺牲线可用一导电材料取代以形成一字线(例如图5G的字线520L)，字线相邻于选择栅极线。

在步骤620，工艺流程图包括形成穿过设置在多个叠层中的导线至参考线的一垂直通道线的阵列。参照图3A～图3G所绘示的一实施例中，可通过形成穿过多个牺牲线叠层中的牺牲线的一孔洞的阵列(例如图3B的孔洞330)且接着形成穿过牺牲线的孔洞的阵列中的孔洞中的垂直通道线(例如图3E的垂直通道线350)，来形成垂直通道线。

参照图4A～图4H所绘示的另一实施例中，可通过形成穿过多个导线叠层中的导线的一孔洞的阵列(例如图4B的孔洞430)且接着形成穿过导线的孔洞的阵列中的孔洞中的垂直通道线(例如图4F的垂直通道线450)，来形成垂直通道线。

参照图5A～图5G所绘示的再一实施例中，可通过形成穿过多个导线与牺牲线叠层中的一第一导线(例如图5B的第一导线510)与一第二牺牲线(例如图5B的第二牺牲线520)的一孔洞的阵列(例如图5B的孔洞530)且接着形成穿过第一导线与第二牺牲线的孔洞的阵列中的孔洞中的垂直通道线(例如图5D的垂直通道线550)，来形成垂直通道线。

在步骤630，工艺流程图包括形成栅极介电质结构，栅极介电质结构环绕在垂直通道线与选择栅极线的阵列(array of vertical channel lines and the select gatelines)中的垂直式选择晶体管的通道区的垂直通道线。参照图3A～图3G所绘示的一实施例中，可通过移除第一牺牲线(例如图3E的牺牲线310)以在绝缘层之间形成第一水平开口(例如图3F的第一水平开口310H)与在第一水平开口中的垂直通道线(例如图3F的垂直通道线350)的侧表面上形成栅极介电质结构(例如图3F的栅极介电质结构360)，来形成栅极介电质结构。

参照图4A～图4H所绘示的另一实施例中，可通过移除孔洞的阵列中的孔洞(例如图4B、图4C与图4D的孔洞430)中的多个导线叠层中的选择栅极线(例如图4B、图4C与图4D的选择栅极线410)的侧表面(例如图4B的侧表面411)上的电荷储存结构(例如图4C的电荷储存结构440)，与接着在孔洞的阵列中的孔洞(例如孔洞430)中的多个导线叠层中的选择栅极线的侧表面(例如图4B的侧表面411)上形成栅极介电质结构(例如栅极介电质结构460)，来形成栅极介电质结构。

参照图5A～图5G所绘示的再一实施例中，栅极介电质结构560可位于孔洞的阵列中的孔洞530中的第一导线510与第二牺牲线520的侧表面(例如图5B侧表面511、521)上。

在步骤640，工艺流程图包括形成电荷储存结构，电荷储存结构环绕在垂直通道线与字线的阵列(array of vertical channel lines and the word lines)中的垂直式数据储存晶体管的通道区的垂直通道线。参照图3A～图3G所绘示的一实施例中，可通过形成穿过多个牺牲线叠层中的牺牲线(例如第一牺牲线310、第二牺牲线320)至参考线380的一孔洞330的阵列，在设置于孔洞的阵列中的孔洞中的第一牺牲线310与第二牺牲线320的侧表面上形成用作电荷储存结构340的材料层与移除孔洞的阵列中的孔洞中的第一牺牲线310的侧表面上的材料层，来形成电荷储存结构。

参照图4A～图4H所绘示的另一实施例中，可通过形成穿过多个导线叠层中的导线(例如选择栅极线410、字线420)的一孔洞430的阵列，在孔洞的阵列中的孔洞中的导线叠层中的选择栅极线410与字线420的侧表面上形成电荷储存结构440，与移除孔洞的阵列中的孔洞中的选择栅极线的侧表面上的电荷储存结构，同时保留孔洞的阵列中的孔洞430中的多个导线叠层中的字线420的侧表面421上的电荷储存结构440，来形成电荷储存结构。栅极介电质结构460可形成在选择栅极线410的侧表面411(图4B)上。栅极介电质结构460也可形成设置在通孔或孔洞430中的多个导线叠层中的字线420的侧表面421(图4B)上的用作电荷储存结构440的材料层上。形成在用作电荷储存结构440的材料层上的部分栅极介电质结构可用作一隧穿层461。另一实施例中，最终多层电荷储存结构环绕在垂直通道线450与字线420的阵列中的垂直式数据储存晶体管420T的通道区的垂直通道线450。最终多层电荷储存结构包括隧穿层461与电荷储存结构440。

参照图5A～图5G所绘示的再一实施例中，可通过移除第二牺牲线520以在绝缘层之间形成第二水平开口520H与在第二水平开口520H中的垂直通道线550的侧表面上形成用作电荷储存结构540的材料层，来形成电荷储存结构。

在步骤650，工艺流程图包括形成覆盖垂直通道线的阵列(例如图1A的垂直通道线761、763；图7的垂直通道线761～764；图8的垂直通道线861～864)的多条位线(例如图1A的位线791、792；图7的位线791～794；图8的位线891、892)，这些位线通过垂直通道线的上端耦接至垂直通道线。

可执行适用于某些实施例的流程图范例中所示的步骤，并不一定需要依照流程图范例中所示的步骤顺序。举例而言，参照图3A～图3G所绘示的一实施例中，可在步骤620之前执行步骤640。特别地，可在形成垂直通道线(图3E的垂直通道线350)之前，可形成用作电荷储存结构(图3C的电荷储存结构340)的材料层。相较于参照图5A～图5G所绘示的另一实施例中，可在步骤640之前执行步骤620。特别地，可在形成用作电荷储存结构(图5F的电荷储存结构540)的材料层之前，可形成垂直通道线(图5D的垂直通道线550)。

流程图也可包括形成一层间参考线接触(例如图3G的层间参考线接触375；图4H的层间参考线接触475；图5G的层间参考线接触575)，层间参考线接触穿过多个叠层中的导线至参考线，其中垂直通道线(例如图3G的垂直通道线350；图4H的垂直通道线450；图5G的垂直通道线550)的下端连结至参考线(例如图3G的参考线380；图4H参考线480；图5G的参考线580)以使电流流动。层间参考线接触通过参考线电性耦接至垂直通道线的下端。一隔离结构(例如图3G的隔离结构377；图4H隔离结构477；图5G的隔离结构577)形成在一层间参考线接触(例如图5G的层间参考线接触575)与一导线叠层之间，导电叠层包括一选择栅极线(例如图5G的选择栅极线510)与一字线(例如图5G的字线520L)。

根据本发明的一实施例，图7一双晶体管存储单元阵列的布局视图(layout view)范例，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。此实施例可用以提供一组存储单元，其通过一栅极线耦接至此组存储单元中的存储单元，此组存储单元中的所有存储单元可同时进行存取与选择(accessible inparallel with selection)。

双晶体管存储单元阵列包括一组存储单元，其以X行与Y列的存储单元来排列。一选择栅极线780与一字线的每一个围绕此组存储单元中的存储单元，字线相邻于选择栅极线780且位于选择栅极线780的下方。多条位线(例如位线791、792、793、794)包括数目X乘以数目Y的多条位线，这些位线耦接至具有一组存储单元中的多个存储单元的各自的垂直通道线(例如垂直通道线761、762、763、764)。X＝6且Y＝4的范例中，此组存储单元包括6x4＝24个存储单元，6x4＝24个位线的每一个耦接至具有此组存储单元中的多个存储单元的各自的垂直通道线。

图7所示的垂直通道线的阵列中的垂直通道线(例如垂直通道线711～714、761～764)穿过一导线叠层，导线叠层包括选择栅极线780与字线，字线相邻于选择栅极线780且位于选择栅极线780的下方。

导线叠层相邻于一第一层间参考线接触775与一第二层间参考线接触776，第二层间参考线接触776相对于第一层间参考线接触775。举例而言，第一层间参考线接触775与第二层间参考线接触776具有约0.15微米的宽度730。导线叠层通过隔离结构(例如图1A的隔离结构135、136)来与第一层间参考线接触775、第二层间参考线接触776电性隔离，隔离结构设置在导线叠层与第一层间参考线接触775之间、导线叠层与第二层间参考线接触776之间。

布局中需要更小的间距以减少双晶体管存储单元阵列的底面积(foot print)。Y＝4的范例中，一行乘Y列的区域(one-column by Y-row area)(例如一行乘Y列的区域710)以一行与四列的存储单元来进行排列且包括一行乘Y列的区域710中的具有四个存储单元的垂直通道线(例如垂直通道线711、712、713、714)。一行乘Y列的区域710具有约0.16微米的X-间距与约0.8微米的Y-间距。Y-间距包括约0.15微米的分离宽度(separation width)730，分离宽度730位于相邻的导线叠层之间。一行乘Y列的区域710可具有X-间距乘以Y-间距的尺寸(0.8微米*0.16微米)，一存储单元单元(unit cell)可具有等于四分之一的一行乘Y列的区域710的尺寸的存储单元尺寸。此实施例中，一存储单元单元的存储单元尺寸可以是约0.8微米*0.16微米/4＝0.032微米²。具有一存储单元的一垂直通道线可具有约0.07微米的直径。

一行中的相邻列存储单元(cells in adjacent rows)在一列方向上(例如X方向)彼此偏离。举例而言，包括垂直通道线711、712的相邻存储单元彼此偏离，包括垂直通道线712、713的相邻存储单元彼此偏离，包括垂直通道线713、714的相邻存储单元彼此偏离。

此实施例中，数目Y的位线可耦接至具有一行乘Y列的区域(例如一行乘Y列的区域760)中的Y个存储单元的各自的垂直通道线。Y＝4的实施例中，位线791～794耦接至具有一行乘Y列的区域760中的存储单元的各自的垂直通道线761～764。参照本文所述的一行乘Y列的区域710，一行乘Y列的区域760具有X-间距与Y-间距。位线791～794通过各自的接触(例如接触761C、762C、763C、764C)耦接至具有一行乘Y列的区域760中的存储单元的各自的垂直通道线761～764。

根据本发明的另一实施例，图8为一双晶体管存储单元阵列的另一布局视图，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。此实施例可用以提供具有一第一子组存储单元与一第二子集存储单元的一组存储单元。通过一第一选择栅极线耦接至第一子集存储单元中的存储单元，第一子集存储单元中的存储单元可同时进行存取与选择。通过一第二选择栅极线耦接至第二子集存储单元中的存储单元，第二子集存储单元中的存储单元可同时进行存取与选择。

双晶体管存储单元阵列包括一组存储单元，其以X行与Y列的存储单元来排列。此组存储单元具有一第一子集存储单元831与一第二子集存储单元832。第一子集存储单元与第二子集存储单元的每一个以X行与Y/2列的存储单元来排列。此范例中，X＝6，Y＝4且Y/2＝2。此组存储单元包括6X4＝24个存储单元，第一子集存储单元831与第二子集存储单元832的每一个包括6X2＝12个存储单元。

一第一选择栅极线881与一第一字线的每一个环绕第一子集存储单元831中的存储单元，第一字线相邻于第一选择栅极线881且位于第一选择栅极线881的下方。一第二选择栅极线882与一第二字线的每一个环绕第二子集存储单元832中的存储单元，第二字线相邻于第二选择栅极线882且位于第二选择栅极线882的下方。

多条位线(例如位线891、892)包括数目X乘以数目Y/2的位线，这些位线的每一个耦接至具有第一子集存储单元中的一第一存储单元的一第一垂直通道线与具有第二子集存储单元中的一第二存储单元的一第二垂直通道线。特别地，一位线891耦接至具有第一子集存储单元831中的一存储单元的一垂直通道线861与耦接至具有第二子集存储单元832中的一存储单元的一垂直通道线863。一位线892耦接至具有第一子集存储单元831中的一存储单元的一垂直通道线862与耦接至具有第二子集存储单元832中的一存储单元的一垂直通道线864。

第一子集存储单元831中的垂直通道线(例如垂直通道线811～812、861～862)穿过一第一导线叠层，第一导线叠层包括第一选择栅极线881与第一字线，第一字线相邻于第一选择栅极线881且位于第一选择栅极线881的下方。第二子集存储单元832中的垂直通道线(例如垂直通道线813～814、863～864)穿过一第二导线叠层，第二导线叠层包括第二选择栅极线882与第二字线，第二字线相邻于第二选择栅极线882且位于第二选择栅极线882的下方。

举例而言，第一导线叠层相邻于一第一层间参考线接触875，第一层间参考线接触875具有约0.15微米的宽度830。第一导线叠层通过一隔离结构(例如图1B的隔离结构137)来与第一层间参考线接触875电性隔离，隔离结构设置在第一导线叠层与第一层间参考线接触875之间。第二导线叠层相邻于一第二层间参考线接触876。举例而言，第二导线叠层相邻于一第二层间参考线接触876，第二层间参考线接触876具有约0.15微米的宽度830。第二导线叠层通过一隔离结构(例如图1B的隔离结构138)来与第二层间参考线接触876电性隔离，隔离结构设置在第二导线叠层与第二层间参考线接触876之间。举例而言，第一导线叠层通过一隔离结构873来与第二导线叠层电性隔离，隔离结构873具有约0.05微米的宽度835。

布局中需要更小的间距以减少双晶体管存储单元阵列的底面积。Y/2＝2的范例中，一行乘Y/2列的区域(one-column by Y/2-row area)(例如一行乘Y/2列的区域810)以一行与两列的存储单元来进行排列且包括一行乘Y/2列的区域810中的具有两个存储单元的垂直通道线(例如垂直通道线811、812)。一行乘Y/2列的区域810具有约0.12微米的X-间距与约0.55微米的Y2-间距。Y2-间距包括约0.15微米的分离宽度830，分离宽度830位于相邻的第一导线叠层与第二导线叠层之间。一行乘Y/2列的区域810可具有X-间距乘以Y/2-间距的尺寸(0.55微米*0.12微米)，一存储单元单元可具有等于二分之一的一行乘Y/2列的区域810的尺寸的存储单元尺寸。此实施例中，一存储单元单元的存储单元尺寸可以是约0.55微米*0.12微米/2＝0.033微米²。具有一存储单元的一垂直通道线可具有约0.07微米的直径。

一行中的相邻列存储单元在一列方向上(例如X方向)彼此偏离。举例而言，包括垂直通道线861、862的相邻存储单元彼此偏离，包括垂直通道线812、813的相邻存储单元彼此偏离，包括垂直通道线863、864的相邻存储单元彼此偏离。

此实施例中，数目Y/2的位线(例如位线891、892)的每一个可耦接至具有第一子集存储单元中的一第一存储单元的一垂直通道线与耦接至具有第二子集存储单元中的一第二存储单元的一垂直通道线，其中第一子集存储单元中的第一存储单元与第二子集存储单元中的第二存储单元沿着位线延伸的方向对准。Y＝4的范例中，一位线891通过一接触861C来耦接至具有第一子集存储单元831中的一第一存储单元的一垂直通道线861与通过一接触863C来耦接至具有第二子集存储单元832中的一第二存储单元的一垂直通道线863。相似地，一位线892通过一接触862C耦接至具有第一子集存储单元831中的一第一存储单元的一垂直通道线862与通过一接触864C耦接至具有第二子集存储单元832中的一第二存储单元的一垂直通道线864。

下表中可以看出，参照图7与图8所述的本发明的一存储单元单元的存储单元尺寸小于现有技术的一存储单元单元的存储单元尺寸。图10所示的较低偏压状态(lower biascondition)适用于本发明的较小存储单元尺寸的存储单元单元。

图9为根据本发明的一集成电路的一简化方框图。图9所示的范例中，集成电路900包括具有双晶体管存储单元的一垂直通道环绕式栅极阵列(vertical channel GAA(gate-all-around)array)960，垂直通道环绕式栅极阵列960中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。具有双晶体管存储单元的垂直通道环绕式栅极阵列960包括通过在一基板上的绝缘层所隔离的多个导线叠层，这些导线叠层中的一导线叠层包括一选择栅极线与一字线，字线相邻于选择栅极线。

垂直通道环绕式栅极阵列960包括一垂直通道线的阵列、栅极介电质结构、电荷储存结构与多条位线。垂直通道线的阵列穿过多个导线叠层中的导线至一参考线。栅极介电质结构环绕在垂直通道线与选择栅极线的阵列中的垂直式选择晶体管的通道区的垂直通道线。电荷储存结构环绕在垂直通道线与字线的阵列中的垂直式数据储存晶体管的通道区的垂直通道线。这些位线覆盖垂直通道线的阵列，其通过垂直通道线的上端耦接至垂直通道线。

一列译码器950耦接至多条选择栅极线951与多条字线952，列译码器950沿着垂直通道环绕式栅极阵列960中的列方向排列。一行译码器963耦接至多条位线964，行译码器963沿着垂直通道环绕式栅极阵列960中的行方向排列，以在来自垂直通道环绕式栅极阵列960中的存储单元来进行读取与写入数据。地址从总线(bus)965上提供至行译码器963与列译码器950。此范例中，方框966中的感测放大器与数据输入结构(data-in structures)通过数据总线(data bus)967耦接至行译码器963。数据通过数据输入线(data-in line)971从集成电路900上的输入输出端、或从其他集成电路900的内部或外部的数据源，提供至方框966中的数据输入结构。所绘示的实施例中，集成电路900上的其他电路974包括，例如一般用途处理器、特殊用途应用电路、或由可编程电阻存储单元阵列(programmableresistance cell array)所支持的用来提供系统单芯片功能的多个模块的组合。数据通过数据输出线(data-out line)972从方框966中的感测放大器提供至集成电路900上的输入输出端、或提供至集成电路900的内部或外部的数据目的地(data destinations)。

本范例中的控制器969使用偏压安排状态机(bias arrangement state machine)来实现。控制器969控制通过电压供应或方框968中的供应所产生或提供的偏压安排供应电压(bias arrangement supply voltage)的应用，例如读取、写入与擦除电压。通过使用通道热电子注入，控制器969可用以执行双晶体管存储单元阵列中的存储单元上的写入操作。通过使用Fowler-Nordheim(FN)或能带对能带间隧穿产生的热空穴注入(band-to-bandchanne1 hot hole injection)，控制器969可用以执行双晶体管存储单元阵列中的存储单元上的擦除操作。

控制器可使用所属技术领域中现有的特殊用途逻辑电路来实现。另一实施例中，控制器包括一般用途处理器，其可实施在相同的集成电路上，以执行计算机程序来控制装置的操作。再一实施例中，执行控制器可使用特殊用途逻辑电路与一般用途处理器的组合。

图10用来说明偏压状态下，在根据本发明的双晶体管存储单元上执行写入、擦除与读取操作的表格范例。双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管(例如图2垂直式选择晶体管210T)与一垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)。表格中所使用的“选择栅极线”与“字线”绘示于图2中。表格中所使用的“源极”与“漏极”可各自通过图2中的一顶区251与一底区255来说明，顶区251用作垂直式选择晶体管210T的一第一电流传导端，底区255用作垂直式数据储存晶体管220T的一第二电流传导端。对于表格中的擦除操作，“FN”意指Fowler-Nordheim空穴隧穿注入(Fowler-Nordheim hole tunneling injection)，BTB意指能带对能带间隧穿产生的热空穴注入。

图11绘示在根据本发明的双晶体管存储单元上进行写入操作的模拟结果。写入操作可通过使用通道热电子注入来执行。模拟中所使用的参数包括约50纳米的通道直径231(图2)、例如是VG＝5伏特的偏压与例如是VS＝3伏特的偏压。通道直径231穿过一双晶体管存储单元(例如图2的双晶体管存储单元200)中的一选择栅极线(图2的选择栅极线210)与一字线(图2的字线220)的一垂直半导体柱(例如图2的垂直半导体柱250)，在字线(图2的字线220)上的VG＝5伏特的偏压耦接至垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)，一源极上的VS＝3伏特的偏压耦接至垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)。图11所示的写入操作范例中，垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)的一阈值电压(dVT)达到一写入阈值电压1110，例如4伏特。

图12绘示在根据本发明的双晶体管存储单元上进行擦除操作的模拟结果。擦除操作可通过使用Fowler-Nordheim(FN)空穴隧穿注入(hole tunneling injection)来执行。模拟中所使用的参数包括约50纳米的通道直径231(图2)、例如是VG＝0伏特的偏压与例如是VS＝17伏特的偏压。通道直径231穿过一双晶体管存储单元(例如图2的双晶体管存储单元200)中的一选择栅极线(图2的选择栅极线210)与一字线(图2的字线220)的一垂直半导体柱(例如图2的垂直半导体柱250)，在一字线(例如图2的字线220)上的VG＝0伏特的偏压耦接至垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)，一源极上的VS＝17伏特的偏压耦接至垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)。图12所示的擦除操作范例中，垂直式数据储存晶体管(例如图2的垂直式数据储存晶体管220T)的一阈值电压达到一擦除阈值电压1220，例如-5伏特。

图13绘示在根据本发明的双晶体管存储单元上进行写入操作与擦除操作的电流-电压特性(I-V characteristics)。图13绘示写入操作的电流-电压曲线1310与擦除操作的电流-电压曲线1320。图13绘示写入操作的电流-电压曲线1310与擦除操作的电流-电压曲线1320之间的约5伏特的写入/擦除存储窗(program/erase window)1330。写入/擦除存储窗1330显示例如是参照图10所述的在低偏压状态的一垂直式数据储存晶体管的写入操作与擦除操作之间的电流-电压特性的充分差距(sufficient difference)。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利权利要求书所界定的范围为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。