包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件
阅读说明：本技术 包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件 (Integrated assembly including vertically stacked memory array layers and folded digit line connections ) 是由 S·J·德尔纳 C·L·英戈尔斯 于 2019-06-04 设计创作，主要内容包括：本申请涉及包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件。一些实施例包含具有含感测放大器电路的基底的集成组合件。第一层在所述基底之上，且包含第一存储器单元的第一阵列。第二层在所述第一层之上，且包含第二存储器单元的第二阵列。第一数字线与所述第一阵列相关联，且第二数字线与所述第二阵列相关联。所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。(The present application relates to an integrated assembly including vertically stacked memory array layers and folded digit line connections. Some embodiments include integrated assemblies having a substrate with sense amplifier circuitry. A first layer is over the substrate and includes a first array of first memory cells. A second tier is above the first tier and includes a second array of second memory cells. A first digit line is associated with the first array and a second digit line is associated with the second array. The first and second digit lines are comparatively coupled to each other through the sense amplifier circuit.)
技术领域
包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件。
背景技术
存储器在现代计算架构中用于存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、成本低及速度高的优点。
DRAM可利用各自具有与一个晶体管结合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。实例1T-1C存储器单元2在图1中展示，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区域耦合的一个节点及与共同板CP耦合的另一节点。所述共同板可与任何合适的电压耦合，例如在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，所述共同板处于约一半VCC的电压(即，约VCC/2)下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区域。在操作中，由电压沿字线生成的电场可在读取/写入操作期间门控地将位线耦合到电容器。
另一现有技术1T-1C存储器单元配置在图2中展示。图2的配置展示两个存储器单元2a及2b；其中存储器单元2a包括晶体管T1及电容器C1，且其中存储器单元2b包括晶体管T2及电容器C2。字线WL0及WL1分别与晶体管T1及T2的栅极电耦合。到位线BL的连接由存储器单元2a及2b共享。
上文描述的存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放的位线布置。具有开放的位线架构的实例集成组合件9在图3中展示。组合件9包含两个横向邻近存储器阵列(“阵列1”及“阵列2”)，其中阵列中的每一者包含图2中描述的类型的存储器单元(在图3中未标记以便简化图)。字线WL0到WL7延伸跨阵列，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。感测放大器SA0到SA8提供于第一阵列与第二阵列之间。相同高度处的数字线在彼此配对，且通过感测放大器进行比较(例如，数字线D0及D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，成对的数字线中的一者在确定成对的数字线中的另一者的电性质(例如，电压)中可用作参考。
集成电路制造的持续目标是增加封装密度且由此提高集成度。可期望开发具有紧密封装存储器的三维布置。
发明内容
一方面，本申请涉及一种集成组合件，所述集成组合件包括：基底，其包括感测放大器电路；第一层，其在所述基底之上且包括第一存储器单元的第一阵列；第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；第一数字线，其与所述第一阵列相关联；第二数字线，其与所述第二阵列相关联；且所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。
另一方面，本申请涉及一种集成组合件，所述集成组合件包括：基底，其包括第一感测放大器电路及第二感测放大器电路，其中所述第二感测放大器电路从所述第一感测放大器电路横向位移；第一层，其在所述基底之上且包括第一存储器单元的第一阵列；第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；第一数字线，其与所述第一阵列相关联，所述第一数字线在偶数第一数字线与奇数第一数字线之间交替；第二数字线，其与所述第二阵列相关联，所述第二数字线在偶数第二数字线与奇数第二数字线之间交替；所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合；且所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合。
另一方面，本申请涉及一种集成组合件，所述集成组合件包括：第一感测放大器电路，其相对于第二感测放大器电路横向位移；第一数字线，其相对于所述第一及第二感测放大器电路垂直位移且沿第一存储器阵列延伸；所述第一数字线相对于彼此横向位移且在偶数第一数字线与奇数第一数字线之间交替；第二数字线，其相对于所述第一及第二感测放大器电路垂直位移、相对于所述第一数字线垂直位移且沿第二存储器阵列延伸；所述第二数字线相对于彼此横向位移且在偶数第二数字线与奇数第二数字线之间交替；所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合；所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合；第一组第一字线沿所述第一存储器阵列延伸；第二组第二字线沿所述第二存储器阵列延伸；所述第一字线与第一字线驱动器电路耦合；且所述第二字线与第二字线驱动器电路耦合。
附图说明
图1是具有1个晶体管及1个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管及1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放位线架构的现有技术集成组合件的示意图。
图4A是具有相对于彼此垂直位移的多个层的实例集成组合件的示意图。
图4B及4C是图4A组合件的层的俯视图。
图5是存储器阵列及相关联电路的实例布置的布局的图解俯视图。
图6A及6B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。
图7A及7B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。
图8A及8B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。
图9是实例感测放大器电路的图解示意图。
具体实施方式
一些实施例包含集成组合件，其中第一存储器阵列相对于第二存储器阵列垂直偏移，且其中感测放大器电路被提供在所述第一及第二存储器阵列之下。第一数字线与所述第一存储器阵列相关联，且第二数字线与所述第二存储器阵列相关联。所述第一数字线通过所述感测放大器电路与所述第二数字线比较地耦合。所述第一及第二数字线沿所述存储器阵列横向(即，水平)延伸，且接着在所述存储器阵列的边缘处折叠以垂直于所述感测放大器电路延伸。因此，一些实施例可被视为包括折叠式数字线连接。实例实施例参考图4A、4B、4C、5、6A、6B、7A、7B、8A、8B及9描述。
参考图4A，集成组合件10包含基底12、所述基底之上的第一层14及所述第一层之上的第二层16。
第一层14包含第一存储器阵列18，其中此存储器阵列的近似***利用虚线15图解说明。所述第一存储器阵列包含第一存储器单元20，其图解说明为所述存储器阵列内的盒。仅展示部分所述第一存储器单元，但在实践中，所述第一存储器单元可完全延伸跨所述第一存储器阵列。第一存储器阵列18可包括任何合适数目个第一存储器单元，且在一些实施例中可包括数百、数千、数百万等等数目个第一存储器单元。所述第一存储器单元可为DRAM单元，且在一些实施例可以上文参考现有技术图1到3描述的类型的布置配置。
第二层16包含第二存储器阵列22，其中此存储器阵列的近似***利用虚线21图解说明。所述第二存储器阵列包含第二存储器单元24，其图解说明为所述存储器阵列内的盒。仅展示部分所述第二存储器单元，但在实践中，所述第二存储器单元可完全延伸跨所述第二存储器阵列。第二存储器阵列22可包括任何合适数目个存储器单元，且在一些实施例中可包括数百、数千、数百万等等数目个第二存储器单元。所述第二存储器单元可为DRAM单元，且在一些实施例可以上文参考现有技术图1到3描述的类型的布置配置。
在一些实施例中，第一及第二层可分别称为第一及第二存储器层。
基底12可包括半导体材料；且可(例如)包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)，及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(例如)耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多者。层14及16中的每一者还可包括半导体材料。
在展示的实施例中，基底12包括感测放大器电路。明确来说，所述基底包括第一感测放大器电路26及第二感测放大器电路28，其中第二感测放大器电路相对于第一感测放大器电路横向位移。虚线23及25分别经提供以说明第一感测放大器电路26及第二感测放大器电路28的近似边界。尽管将第一及第二感测放大器电路展示为彼此横向间隔，但在其它实施例中，第一及第二感测放大器电路可直接彼此毗邻，且可甚至彼此交错。
第一感测放大器电路26标记为“SA-E”以将其识别为与电路的“偶数”部分相关联，且第二感测放大器电路28标记为“SA-O”以将其识别为与电路的“奇数”部分相关联。术语“偶数”及“奇数”是任意的，且用于将两个感测放大器电路26及28彼此区分开。
第一数字线D0及D1与第一存储器阵列18相关联。明确来说，第一数字线D0及D1沿第一存储器阵列延伸且与第一存储器阵列的第一存储器单元20耦合。数字线D0及D1彼此横向间隔，且可表示延伸跨第一存储器阵列的大量基本上相同数字线；其中术语“基本上相同”意指在制造及测量的合理公差内。第一数字线可在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0表示偶数第一数字线，且数字线D1表示奇数第一数字线。偶数第一数字线(例如，D0)与第一感测放大器电路26(即，SA-E)耦合，且奇数第一数字线(例如，D1)与第二感测放大器电路28(即，SA-O)耦合。图4C展示层14的俯视图，且展示多个偶数数字线(D0、D2、D4)跨存储器阵列18与多个奇数数字线(D1、D3、D5)交替。偶数数字线与第一放大器电路26(SA-E)耦合，且奇数数字线与第二感测放大器电路28(SA-O)耦合。
第二数字线D0*及D1*与第二存储器阵列22相关联。明确来说，第二数字线D0*及D1*沿第二存储器阵列延伸且与第二存储器阵列的第二存储器单元24耦合。数字线D0*及D1*彼此横向间隔，且可表示跨第二存储器阵列延伸的大量基本上相同数字线。第二数字线可在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*表示偶数第二数字线，且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第一感测放大器电路26(即，SA-E)耦合，且奇数第二数字线(例如，D1*)与第二感测放大器电路28(即，SA-O)耦合。图4B展示层16的俯视图，且展示多个偶数数字线(D0*、D2*、D4*)跨存储器阵列22与多个奇数数字线(D1*、D3*、D5*)交替。偶数数字线与第一感测放大器电路26(SA-E)耦合，且奇数数字线与第二感测放大器电路28(SA-O)耦合。
偶数第一数字线D0通过第一感测放大器电路26与偶数第二数字线D0*比较地耦合，且奇数第一数字线D1通过第二感测放大器电路28与奇数第二数字线D1*比较地耦合。出于理解本发明及以下权利要求书的目的，如果感测放大器电路经配置以将第一数字线的电性质(例如，电压)及第二数字线的电性质彼此进行比较，那么第一数字线通过感测放大器电路与第二数字线“比较地耦合”。图9(下文论述)展示实例感测放大器电路26，且展示其中数字线D0及D0*通过实例感测放大器电路比较地耦合的实例应用。
第一数字线(例如，图4C的D0到D5)中的每一者与第二数字线(例如，图4B的D0*到D5*)的一者配对，且通过感测放大器电路26及28中的一者与成对的第二数字线比较地耦合。在图4B及4C说明的应用中，数字线对将为D0/D0*、D1/D1*、D2/D2*、D3/D3*、D4/D4*及D5/D5*。奇数数字线对(D1/D1*、D3/D3*及D5/D5*)通过感测放大器电路28(SA-O)比较地耦合，且偶数数字线对(D0/D0*、D2/D2*及D4/D4*)通过感测放大器电路26(SA-E)比较地耦合。
在一些实施例中，第一数字线(例如，图4A的D0及D1)可被视为相对于第一感测放大器电路26及第二感测放大器电路28垂直位移；且第二数字线(例如，图4A的D0*及D1*)可被视为相对于第一数字线且相对于第一感测放大器电路26及第二感测放大器电路28垂直位移。
图4A展示沿层14及16的行驱动器电路。展示第一层14具有第一侧(即，左侧)31及相对第二侧(即，右侧)33；且具有沿左侧的第一行驱动器30及沿右侧的第二行驱动器32。第一行驱动器30标记为“行驱动器S1左”，其中S1指代堆叠一，且涉及第一层14。第二行驱动器32标记为“行驱动器S1右”。展示第二层16具有第一侧(即，左侧)35及相对第二侧(即，右侧)37；且具有沿左侧的第三行驱动器34及沿右侧的第四行驱动器36。第三行驱动器34标记为“行驱动器S2左”，其中S2指代堆叠二，且涉及第二层16。第四行驱动器36标记为“行驱动器S2右”。
第一行驱动器30及第二行驱动器32可一起被视为第一字线驱动器电路，且第二行驱动器34及第三行驱动器36可一起被视为第二字线驱动器电路。在说明的实施例中，第一及第二字线驱动器电路彼此物理分离，且相对于彼此垂直位移。明确来说，展示第一层14处于第一高程，且将第一字线驱动器电路的行驱动器30及32说明为沿此第一高程；且展示第二层16处于第一高程上方的第二高程，且将第二字线驱动器电路的行驱动器34及36展示为在所述第二高程。将单独字线驱动器电路用于第一及第二层可有利地避免在将共同字线驱动器电路用于第一及第二层两者的情况下引导数据所需的一或多个多路复用器。
行驱动器30、32、34及36可经放置于任何合适的位置中，且在一些实施例中，全都可处于彼此相同的高程。例如，全部行驱动器30、32、34及36可定位在层14下面，且可被提供在层12的感测放大器之上。在此类实施例中，额外层可被提供于层12与14之间，其中此额外层的至少一个用途是支撑行驱动器30、32、34及36。
第一组字线沿第一层14的第一存储器阵列18延伸。此第一组的代表性字线在图4A中标记为WL0及WL4。字线WL0与第一行驱动器30耦合，且字线WL4与第二行驱动器32耦合。第二组字线沿第二层16的第一存储器阵列22延伸。此第二组的代表性字线在图4A中标记为WL8及WL12。字线WL8与第三行驱动器34耦合，且字线WL12与第四行驱动器36耦合。
行驱动器30及32可被视为仅与第一层的字线(例如，WL0及WL4)相关联，因为其明确用于驱动第一层的字线且不用于驱动另一层的字线。类似地，行驱动器34及36可被视为仅与第二层的字线(例如，WL8及WL12)相关联，因为其明确用于驱动第二层的字线且不用于驱动另一层的字线。
第一存储器阵列18内的第一存储器单元20中的每一者通过沿存储器阵列18延伸的数字线中的一者(例如，图4A的数字线D0及D1的一者)及沿存储器阵列18延伸的字线的一者(例如，图4A的字线WL0及WL4中的一者)唯一地寻址。类似地，第二存储器阵列22内的存储器单元24中的每一者通过沿存储器阵列22延伸的数字线中的一者(例如，图4A的数字线D0*及D1*中的一者)及沿存储器阵列22延伸的字线中的一者(例如，图4A的字线WL8及WL12中的一者)唯一地寻址。在一些实施例中，沿第一存储器阵列18的数字线可称为第一组数字线，而沿第二存储器22的字线称为第二组数字线；且类似地，沿第一存储器阵列18的字线可称为第一组字线，而沿第二存储器22的字线称为第二组字线。因此，存储器阵列18的存储器单元20中的每一者可被视为利用来自与来自第一组数字线的数字线结合的第一组字线的字线唯一地寻址；且存储器阵列22的存储器单元24中的每一者可被视为利用来自与来自第二组数字线的数字线结合的第二组字线的字线唯一地寻址。
在一些实施例中，行驱动器30及32可分别被视为第一字线驱动器电路的第一及第二组件。沿第一层14的存储器阵列18的字线可被视为第一组字线的第一字线，其中此类第一字线在偶数第一字线与奇数第一字线之间交替。偶数第一字线与第一字线驱动器电路(即，第一行驱动器30)的第一组件耦合；其中字线WL0表示偶数第一字线。奇数第一字线与第一字线驱动器电路(即，行驱动器32)的第二组件耦合；其中字线WL4表示奇数第一字线。术语“偶数”及“奇数”在应用于第一字线时是任意的，且用于区分与第一行驱动器30耦合的字线与和第二行驱动器32耦合的字线。
在一些实施例中，行驱动器34及36可分别被视为第二字线驱动器电路的第三及第四组件(其中术语“第三组件”及“第四组件”用于区分这些组件与上文描述的第一及第二组件)。沿第二层16的存储器阵列22的字线可被视为第二组字线的第二字线，其中此类第二字线在偶数第二字线与奇数第二字线之间交替。偶数第二字线与第二字线驱动器电路(即，第三行驱动器34)的第三组件耦合；其中字线WL8表示偶数第二字线。奇数第二字线与第二字线驱动器电路(即，行驱动器36)的第四组件耦合；其中字线WL12表示奇数第二字线。术语“偶数”及“奇数”在应用于第二字线时是任意的，且用于区分与第三行驱动器34耦合的字线与和第四行驱动器36耦合的字线。
图4A的配置的优点是全部感测放大器电路都被提供于存储器阵列18及22之下，这可使存储器阵列能够跨半导体衬底紧密封装；或换句话来说，与其中至少部分感测放大器电路是沿与存储器阵列相同的高度平面的常规配置相比，这可节省宝贵的半导体占用面积。存储器阵列18及22的垂直堆叠可进一步节省宝贵的半导体占用面积。
在一些实施例中，图4A的配置可表示跨半导体裸片相对于彼此横向位移的多个配置。例如，图5展示具有相对于彼此横向位移的多个存储器阵列22(标记为高地22a到d)的实例裸片40的区域的俯视图。此类存储器阵列被说明为与配置10a到d相关联，其中此类配置类似于图4A的配置10。
图4A的存储器阵列18及22可包括任何合适的存储器单元。此类存储器阵列的实例配置参考图6A、6B、7A、7B、8A及8B描述；其中图6A、7A及8A是沿图4A的线A-A，且图6B、7B及8B是沿图4A的线B-B。
参考图6A及6B，存储器阵列18及20的存储器单元20及24标记为MC。存储器阵列18的存储器单元20中的每一者通过数字线(D0或D1)及字线(WL0到WL7)唯一地寻址。存储器阵列22的存储器单元24中的每一者通过数字线(D0*或D1*)及字线(WL8到WL15)唯一地寻址。数字线D0及D0*通过感测放大器电路26比较地耦合到彼此，且数字线D1及D1*通过感测放大器电路28比较地耦合到彼此。
在一些实施例中，字线WL0到WL7可被视为是与第一存储器阵列18相关联的第一组字线；其中字线WL0到WL3被视为是与行驱动器30耦合的偶数字线，且字线WL4到WL7被视为是与行驱动器32耦合的奇数字线。类似地，字线WL8到WL15可被视为是与第二存储器阵列22相关联的第二组字线；其中字线WL8到WL11被视为是与行驱动器34耦合的偶数字线，且字线WL12到WL15被视为是与行驱动器36耦合的奇数字线。
参考图7A及7B，比在图6A及6B中更详细地展示存储器阵列18及20的实例存储器单元20及24。实例存储器单元20及24中的每一者包含与电容器C耦合的晶体管T。每一电容器具有与参考电压42耦合的节点。参考电压42可对应于上文参考图1描述的共同板(CP)电压。图7A及7B说明的存储器单元是1T-1C存储器单元。在其它实施例中，可利用其它存储器单元。所说明的存储器单元20及24的电容器是实例电荷存储装置，且在其它实施例中，可利用其它合适的电荷存储装置(例如，相变装置、导电桥接装置等)。
参考图8A及8B，比在图7A及7B中更详细地展示存储器阵列18及20的实例存储器单元20及24。晶体管T被展示为包括半导体材料52的垂直延伸柱50。半导体材料52可包括任何合适的组合物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等、基本上由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等组成或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等组成；其中术语III/V半导体材料是指包括从周期表的III及V族选择的元素的半导体材料(其中III及V族是旧的命名法，且现称为族13及15)。源极/漏极及通道区域(未展示)可被提供于柱50内。栅极电介质材料54是沿柱的侧壁，且导电栅极材料56是沿栅极电介质材料。
栅极电介质材料54可包括任何合适的组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
栅极材料56可包括任何合适的导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
电容器C包括第一导电节点58、第二导电节点60及所述第一与第二导电节点之间的绝缘材料62。第一导电节点60及第二导电节点62可包括任何合适的导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。所述第一及第二导电节点可包括彼此相同的组合物，或可包括彼此不同的组合物。绝缘材料62可包括任何合适的组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
在所展示的实施例中，下导电节点58被配置为向上开口的容器。在其它实施例中，下导电节点可具有其它合适的形状。下导电节点58可称为存储节点，且上节点60可称为板电极。在一些实施例中，存储器阵列18内的板电极全都可耦合到彼此，且存储器阵列22内的板电极也全都可耦合到彼此。
展示数字线D0、D0*、D1及D1*分别包括导电材料64、66、68及70。此类导电材料可包括任何合适的导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电材料64、66、68及70可为彼此相同的组合物，或在其它实施例中，导电材料中的至少一者可不同于另一者。
感测放大器电路26及28可包括任何合适的配置。实例感测放大器电路26在图9中图解说明。虚线71经提供以展示感测放大器电路的近似边界。尽管所说明的电路被描述为是感测放大器电路26，但应理解，感测放大器电路28可包括与相对于图9的实例配置描述的配置相同的配置。
图9的感测放大器电路包含包括一对交叉耦合上拉晶体管82及84的p感测放大器80，且包含包括一对交叉耦合下拉晶体管88及90的n感测放大器86。p感测放大器80与有源上拉电路(标记为ACT)耦合，且n感测放大器86与共同节点(标记RNL)耦合。所说明的感测放大器电路26与数字线D0及D0*耦合；或换句话来说，数字线D0及D0*通过所说明的感测放大器电路26彼此比较地耦合。在操作中，放大器80及86可一起用于检测D0及D0*的相对信号电压，及将较高信号电压驱动到VCC同时将较低信号电压驱动到接地。而且，与感测放大器相关联的输入及输出(标记为I/O)可用于输出关于D0及D0*的相对信号电压的数据，及/或用于沿D0及D0*中的一者或两者编程存储器单元。
所说明的感测放大器电路还具有本文提供的平衡电路(标记为EQ)以平衡感测放大器内的电性质。其它电路(未展示)也可被提供于感测放大器电路内。图9的感测放大器电路可包括任何合适的配置，且在一些实施例中可包括常规配置。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可被并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片集、机顶盒、游戏机、发光装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文描述的各种材料、物质、组合物等可用现在已知或尚待开发的任何合适的方法形成，包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为是同义的。在一些例子中，利用术语“电介质”，且在其它例子中，利用术语“绝缘”(或“电绝缘”)，在本发明内可提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
图中的各种实施例的特定定向仅用于说明性目的，且在一些应用中，实施例可相对于展示的定向旋转。本文提供的描述及所附权利要求书涉及在各种特征之间具有描述的关系的任何结构，无论所述结构是否处于图的特定定向中或是否相对于此定向旋转。
除非另外指定，否则附随说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，以便简化所述图。
当在上文将一结构称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上，或也可存在中介结构。相比之下，当一结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。
结构(例如，层、材料等)可称为“垂直延伸”以指示所述结构通常从下部基底(例如，衬底)向上延伸。垂直延伸结构可基本上正交于所述基底的上表面延伸，或不正交于所述基底的上表面延伸。
一些实施例包含一种集成组合件，其具有：基底，其具有感测放大器电路。第一层在所述基底之上且包含第一存储器单元的第一阵列。第二层在所述第一层之上且包括第二存储器单元的第二阵列。第一数字线与所述第一阵列相关联，且第二数字线与所述第二阵列相关联。所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。
一些实施例包含一种集成组合件，其具有：基底，其包括第一感测放大器电路及第二感测放大器电路。所述第二感测放大器电路从所述第一感测放大器电路横向位移。第一层在所述基底之上且包括第一存储器单元的第一阵列。第二层在所述第一层之上且包括第二存储器单元的第二阵列。第一数字线与所述第一阵列相关联。第一数字线在偶数第一数字线与奇数第一数字线之间交替。第二数字线与所述第二阵列相关联。第二数字线在偶数第二数字线与奇数第二数字线之间交替。所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合。所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合。
一些实施例包含一种集成组合件，其包含：第一感测放大器电路，其相对于第二感测放大器电路横向位移。第一数字线相对于所述第一及第二感测放大器电路垂直位移且沿第一存储器阵列延伸。所述第一数字线相对于彼此横向位移且在偶数第一数字线与奇数第一数字线之间交替。第二数字线相对于所述第一及第二感测放大器电路垂直位移、相对于所述第一数字线垂直位移且沿第二存储器阵列延伸。所述第二数字线相对于彼此横向位移且在偶数第二数字线与奇数第二数字线之间交替。所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合。所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合。第一组第一字线沿所述第一存储器阵列延伸。第二组第二字线沿所述第二存储器阵列延伸。所述第一字线与第一字线驱动器电路耦合。所述第二字线与第二字线驱动器电路耦合。