阅读说明：本技术 非易失性存储器装置及其制造方法 (Nonvolatile memory device and method of manufacturing the same ) 是由 陈建廷 蔡耀庭 张荣和 廖修汉 于 2018-08-10 设计创作，主要内容包括：本发明提供一种非易失性存储器装置及其制造方法，该方法包括以下步骤：形成多个隔离结构于基板中；形成第一多晶硅层于基板上且位于两个相邻的隔离结构之间；进行第一注入工艺，以将第一掺质注入于第一多晶硅层及隔离结构中；部分地移除隔离结构，以使隔离结构的每一者的剩余部分具有实质平坦的顶表面；在部分地移除隔离结构之后进行退火工艺，以使第一掺质均匀扩散于第一多晶硅层中；形成介电层于第一多晶硅层上，以及形成第二多晶硅层于介电层上。通过本发明能够改善非易失性存储器装置的电性效能、良率及可靠度。(The invention provides a nonvolatile memory device and a manufacturing method thereof, wherein the method comprises the following steps: forming a plurality of isolation structures in a substrate; forming a first polysilicon layer on the substrate and between two adjacent isolation structures; performing a first implantation process to implant a first dopant into the first polysilicon layer and the isolation structure; partially removing the isolation structures such that a remaining portion of each of the isolation structures has a substantially planar top surface; after partially removing the isolation structure, performing an annealing process to uniformly diffuse the first dopant in the first polysilicon layer; forming a dielectric layer on the first polysilicon layer, and forming a second polysilicon layer on the dielectric layer. The invention can improve the electrical performance, yield and reliability of the nonvolatile memory device.)

非易失性存储器装置及其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种非易失性存储器装置及其制造方法。

背景技术

在非易失性存储器中，依据存储器内的资料能否在使用电脑时随时改写，可分为二大类产品，分别为只读存储器与快闪存储器。其中快闪存储器因成本较低，而逐渐成为非易失性存储器的主流技术。

随着电子产品日渐小型化的趋势，对于非易失性存储器装置亦有逐渐小型化的需求。因此，对于具有高可靠度及高产品良率的非易失性存储器装置仍有所需求。

发明内容

本发明的一实施例揭示一种非易失性存储器装置的制造方法，包括：形成多个隔离结构于基板中；形成第一多晶硅层于基板上且位于两个相邻的隔离结构之间；进行第一注入工艺，以将第一掺质注入于第一多晶硅层及隔离结构中；部分地移除隔离结构，以使隔离结构的每一者的剩余部分具有实质平坦的顶表面；在部分地移除隔离结构之后，进行退火工艺，以使第一掺质均匀扩散于第一多晶硅层中；形成介电层于第一多晶硅层上；以及形成第二多晶硅层于该介电层上。

本发明的另一实施例揭示一种非易失性存储器装置，包括：多个隔离结构，形成于基板中，其中各隔离结构具有实质平坦的顶表面；第一多晶硅层，形成于基板上且位于两个相邻的隔离结构之间；介电层，形成于第一多晶硅层上；以及第二多晶硅层，形成于介电层上。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A至图1I为本发明一些实施例的非易失性存储器装置的制作工艺剖面示意图。

图2绘示出比较例1及实施例1的非易失性存储器装置的浅沟隔离结构凹陷深度变异性的实验结果。

附图标号：

10～阵列区 116～第二绝缘材料

20～周边区 120～注入工艺

100～非易失性存储器装置 122～第一多晶硅层

102～基板 125～第三凹口

104～穿隧氧化物层 130～注入工艺

105～第一凹口 132～介电层

106～牺牲层 135～第四凹口

110～注入工艺 142～第二多晶硅层

112～绝缘衬层 D1～第一深度

113～掩膜层 W1～顶部宽度

114～第一绝缘材料 W2～底部宽度

115～第二凹口

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，任何本领域技术人员将会了解本发明中各种特征结构仅用于说明，并未依照比例描绘。事实上，为了使说明更加清晰，可任意增减各种特征结构的相对尺寸比例。再者，本发明的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

在此，「约」、「大约」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含「约」、「大约」的含义。

本发明提供一种非易失性存储器装置及其制造方法，图1A至图1G为本发明一些实施例的非易失性存储器装置100的制作工艺剖面示意图。

请参照图1A到图1D，以形成多个隔离结构于基板102中。基板102可包括阵列区10以及相邻于阵列区10的周边区20。在一些实施例中，基板102可为半导体基板。在一些实施例中，基板102的材料可包括硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅(silicon oninsulator,SOI)、其他合适的材料或上述材料的组合。在一些实施例中，亦可在基板102中形成其他的结构。在本实施例中，基板102为硅基板。

请参照图1A，首先，进行热氧化工艺，以形成穿隧氧化物层104于基板102的表面上。接着，形成牺牲层106于基板102上，并且图案化牺牲层106及基板102，以形成多个沟槽于基板102中。可视需要再次进行热氧化工艺，以顺应性地形成穿隧氧化物层104于上述多个沟槽中。接着，顺应性地形成绝缘衬层112于上述多个沟槽中。接着，形成第一绝缘材料114并填入上述多个沟槽中。接着，进行平坦化工艺(例如，化学机械研磨工艺)，以使牺牲层106的顶表面、绝缘衬层112的顶表面及第一绝缘材料114的顶表面彼此齐平。接着，进行注入工艺110，以将第二掺质注入于绝缘衬层112及第一绝缘材料114之中。

请参照图1B，在进行注入工艺110之后，藉由刻蚀工艺部分地移除绝缘衬层112及第一绝缘材料114，以形成多个第一凹口105于牺牲层106中。在一些实施例中，用以形成第一凹口105的刻蚀工艺可为干式刻蚀工艺、湿式刻蚀工艺或上述两者的组合。在此刻蚀工艺中，牺牲层106的刻蚀速率很小，因此几乎不会被移除。再者，在此刻蚀工艺中，第一绝缘材料114的刻蚀速率大于绝缘衬层112的刻蚀速率。因此，一部分的绝缘衬层112残留于第一凹口105的侧壁。此外，在周边区20的第一绝缘材料114的宽度远大于在阵列区10的第一绝缘材料114的宽度。因此，由于负载效应(loading effect)的影响，在周边区20的第一凹口105的深度会小于在阵列区10的第一凹口105的深度，如图1B所示。

请参照图1C，形成第二绝缘材料116于第一凹口105中。接着，进行注入工艺120，以将第三掺质注入于第二绝缘材料116之中。

请参照图1D，在进行注入工艺120之后，藉由刻蚀工艺移除牺牲层106，且部分地移除绝缘衬层112及第二绝缘材料116，以形成多个第二凹口115以及多个隔离结构。各第二凹口115位于两个隔离结构之间。在一些实施例中，经由干式刻蚀工艺形成第二凹口115。各隔离结构包括绝缘衬层112及第一绝缘材料114。在本实施例中，以第一绝缘材料114作为刻蚀停止层，将周边区20的第二绝缘材料116完全地移除，由于在阵列区10中的第二绝缘材料116的厚度较厚，在阵列区10中的第二绝缘材料116并未被完全移除，即阵列区10中的各隔离结构更包括第二绝缘材料116。然而，在另一些实施例中，周边区20的第二绝缘材料116并未被完全移除。

请参照图1E，于相邻的隔离结构之间形成第一多晶硅层122。具体来说，本步骤可包括藉由沉积工艺沉积多晶硅于基板102上且填满第二凹口115，且藉由平坦化工艺(如化学机械研磨工艺)移除第二凹口115以外的多晶硅。沉积工艺可包括化学气相沉积工艺、原子层沉积工艺或上述的组合。

请参照图1F，进行注入工艺130，以将第一掺质注入于第一多晶硅层122及上述隔离结构中。在注入工艺130之后，第一掺质在第一多晶硅层122及隔离结构的第一深度D1(如图1F的虚线所示)的位置具有最大浓度。于本实施例中，第一掺质在隔离结构的第二绝缘材料116中具有最大浓度。

为了提高耦合率(coupling ratio)，可使周边区20的隔离结构的顶表面高于阵列区10的隔离结构的顶表面。请参照图1G，形成掩膜层113覆盖周边区20，并露出阵列区10。接着，进行第一刻蚀工艺，以部分地移除位于阵列区10的第二绝缘材料116，使位于阵列区10的隔离结构的顶表面高于第一深度D1的位置。在另一些实施例中，可省略如图1G所示的工艺步骤。

请参照图1H，移除掩膜层113。接着，进行第二刻蚀工艺，以部分地移除第二绝缘材料116，并在隔离结构上形成分别位于阵列区10与周边区20的第三凹口125及第四凹口135。在一些实施例中，第一刻蚀工艺及第二刻蚀工艺为干式刻蚀工艺。如此，阵列区10的各隔离结构具有实质平坦且与第一深度D1实质上齐平的顶表面，且周边区20的隔离结构的顶表面高于阵列区10的隔离结构的顶表面。

在一些实施例中，在进行第二刻蚀工艺之后，进行退火工艺，以使第一掺质均匀扩散于第一多晶硅层122中。经过退火工艺之后，第一多晶硅层122的电阻值降低，而可作为浮动栅极。

请参照图1I，顺应性地形成介电层132于第一多晶硅层122上。接着，形成第二多晶硅层142于介电层132上。在一些实施例中，可对第二多晶硅层142进行注入工艺及退火工艺，以降低第二多晶硅层142的电阻值，使第二多晶硅层142可作为控制栅极。之后，可进行其他现有的工艺(例如，图案化浮动栅极与控制栅极)，以完成非易失性存储器装置100。关于其他现有的工艺，在此不再详述。

为了发挥良好的电性绝缘效果，绝缘衬层112、第一绝缘材料114及第二绝缘材料116可为氮化物、氧化物、氮氧化物、其他合适的绝缘材料或上述的组合。再者，为了藉由自对准工艺形成第一多晶硅层122于隔离结构之间，牺牲层106与隔离结构具有高刻蚀选择性。

在一些实施例中，绝缘衬层112、第一绝缘材料114及第二绝缘材料116为不同的氧化物，且牺牲层106为氮化物。在一些实施例中，为了有效地填充具有高深宽比(例如，深宽比大于10)的沟槽而不会留下孔洞，第一绝缘材料114可为旋涂式玻璃(SOG)。然而，旋涂式玻璃虽具有良好的填洞能力，但其中的高分子等杂质将可能对穿隧氧化物层104造成不良的影响。藉由在第一绝缘材料114与穿隧氧化物层104之间形成绝缘衬层112，可进一步提升良率。再者，为提高隔离结构的绝缘性，可在第一凹口105中填入包括硬度较高的绝缘材料的第二绝缘材料116。在一些实施例中，第二绝缘材料116可为高密度氧化物。藉此，第二绝缘材料116较能抵抗用以形成第二凹口115的刻蚀工艺，以保护下方的第一绝缘材料114。

在一些实施例中，在将第一绝缘材料114填入沟槽后，更藉由硬化工艺提高第一绝缘材料114的硬度。然而，第一绝缘材料114的角落的硬化程度通常较差，使后续形成的第一凹口105的底面不平坦。即，图1B中的第一绝缘材料114的顶面在周围较低。如此一来，第二绝缘材料116将难以填入第一凹口105的角落，而容易使第一凹口105的角落存在空孔(void)。再者，当空孔附近的绝缘衬层112受损而暴露出上述空孔时，后续形成的多晶硅材料可能会进入此空孔。如此一来，会导致漏电流，因而降低非易失性存储器装置100的良率。另一方面，当第一绝缘材料114包括高分子材料，由于其在不同位置的刻蚀抗性往往不同，使上述空孔可能是随机出现在某些第一凹口105中，进而降低非易失性存储器装置100的可靠度。

在本发明的一些实施例中，在形成第一凹口105之前，进行注入工艺110，以将第二掺质注入于绝缘衬层112及第一绝缘材料114中。藉此，可使第一绝缘材料114的结构变得较松散，并使不同位置的第一绝缘材料114在后续刻蚀工艺中的刻蚀速率趋于一致。如此，第一凹口105的底部(即图1B中第一绝缘材料114的顶表面)为实质平坦的，进而可避免上述的空孔产生，以改善非易失性存储器装置100的良率及可靠度。

在一些实施例中，第二掺质可包括磷、氮、砷其他合适的掺质或上述的组合。为使第一绝缘材料114具有较佳的松散程度与绝缘性，在一些实施例中，第二掺质的注入浓度为10⁹-10¹⁴原子/cm³。在另一些实施例中，第二掺质的注入浓度为10¹¹-10¹²原子/cm³。

另一方面，在如图1A所示的步骤中，在将牺牲层106图案化而形成沟槽时，由于沟槽的深宽比较高，图案化的牺牲层106的顶部宽度通常小于底部宽度。由于第二凹口115的位置对应于图案化的牺牲层106的位置，若第二凹口115的顶部宽度亦小于底部宽度，则后续填入的第一多晶硅层122中将容易存在细缝。如此一来，将导致第一多晶硅层122的电阻值提高，进而降低非易失性存储器装置100的电性效能及良率。

在本发明的一些实施例中，在形成第二凹口115之前，进行注入工艺120，以将第三掺质注入于第二绝缘材料116中，进而使第二绝缘材料116的结构变得较为松散而容易被刻蚀。藉此，第二凹口115的顶部宽度大于牺牲层106的顶部宽度。在一些实施例中，如图1D所示，第二凹口115的顶部宽度W1等于底部宽度W2，亦即，第二绝缘材料116及后续形成的第一多晶硅层122可具有实质上垂直的侧壁。在另一些实施例中，第二凹口115的顶部宽度W1大于底部宽度W2，亦即，后续形成的第一多晶硅层122的侧壁可具有朝向基板102逐渐缩窄的剖面轮廓。如此一来，可避免上述的细缝(seam)产生，进而改善非易失性存储器装置100的电性效能及良率。

在一些实施例中，第三掺质可包括磷、氮、砷其他合适的掺质或上述的组合。为使第一绝缘材料114具有较佳的松散程度与绝缘性，在一些实施例中，第三掺质的注入浓度为10⁹-10¹⁴原子/cm³。在另一些实施例中，第三掺质的注入浓度为10¹¹-10¹²原子/cm³。

此外，当进行第一刻蚀工艺及/或第二刻蚀工艺时，由于不同位置的刻蚀气体的浓度可能不同，将导致在阵列区10中的这些隔离结构的顶表面并未彼此齐平，如此，会导致非易失性存储器装置100的存储单元的临界电压的变异性增加，进而容易导致操作错误。随着非易失性存储器装置100的小型化，这样的问题将更加严重。

在本发明的一些实施例中，在第二刻蚀工艺前进行注入工艺130，且在第二刻蚀工艺后进行退火工艺。由于高温工艺(例如，退火工艺或其他温度高于500℃的工艺)会使第一掺质扩散，而难以于第一深度D1具有最大浓度。若在进行第一刻蚀工艺之前进行退火工艺，后续的刻蚀工艺将无法停止于第一深度D1，进而使后续完成的隔离结构的表面不平整，从而降低非易失性存储器装置100的电性效能、良率及可靠度。本发明藉由在第二刻蚀工艺执行时尚未进行退火工艺，第一掺质可集中于第一多晶硅层122及隔离结构的特定深度。在一些实施例中，第一掺质在第一多晶硅层122及隔离结构的第一深度D1的位置具有最大浓度。在这样的实施例中，当进行第一刻蚀工艺及/或第二刻蚀工艺时，在第一深度D1的刻蚀速率会明显降低。换言之，刻蚀工艺会停止于第一深度D1。如此一来，可降低阵列区10中的这些隔离结构的刻蚀深度的变异性，藉此提高非易失性存储器装置100的电性效能、良率及可靠度。

在一些实施例中，第一掺质可包括磷、氮、砷其他合适的掺质或上述的组合。为使第一多晶硅层122具有较佳的导电性，并且使这些隔离结构的刻蚀深度较均匀，同时避免第一掺质扩散进入基板102中而造成操作错误，在一些实施例中，第一掺质的注入浓度为10¹⁰-10¹⁸原子/cm³。在另一些实施例中，第一掺质的注入浓度为10¹²-10¹⁶原子/cm³。

再者，为了使第一绝缘材料114及第二绝缘材料116具有较佳的松散程度与绝缘性，同时使第一多晶硅层122具有较佳的导电性并作为更有效的刻蚀停止层。在一些实施中，第一掺质的注入浓度C1对第二掺质的注入浓度C2的比例(C1/C2)为10-10000。在另一些实施中，第一掺质的注入浓度C1对第二掺质的注入浓度C2的比例(C1/C2)为100-1000。在一些实施中，第一掺质的注入浓度C1对第三掺质的注入浓度C3的比例(C1/C3)为10-10000。在另一些实施中，第一掺质的注入浓度C1对第三掺质的注入浓度C3的比例(C1/C3)为100-1000。

本发明的一些实施例提供一种非易失性存储器装置100。请参照图1I，非易失性存储器装置100可包括基板102、穿隧氧化物层104、多个隔离结构、第一多晶硅层(浮动栅极)122、介电层132及第二多晶硅层(控制栅极)142。

这些隔离结构形成于基板102中，且各隔离结构具有实质平坦的顶表面。在阵列区10中，这些隔离结构彼此具有实质相同的高度，且各隔离结构包括绝缘衬层112、第一绝缘材料114及第二绝缘材料116。其中，第一绝缘材料114具有实质平坦的顶表面。在周边区20中，各隔离结构包括绝缘衬层112及第一绝缘材料114，且位于周边区20的隔离结构的顶表面高于位于阵列区10的隔离结构的顶表面。其中，第一绝缘材料114具有实质平坦的顶表面。如上所述，藉由使隔离结构具有实质平坦的顶表面，可避免上述的空孔产生，进而改善非易失性存储器装置100的良率及可靠度。

第一多晶硅层122形成于基板102上且位于两个相邻的隔离结构之间。第一多晶硅层122的侧壁实质上垂直于基板102的顶表面。如上所述，第一多晶硅层122的侧壁具有垂直的剖面轮廓或是向下逐渐缩窄的剖面轮廓，可避免上述的细缝产生，进而改善非易失性存储器装置100的电性效能及良率。

为了证明退火工艺对第一掺质的刻蚀停止能力的影响，本案发明人进行了实验，并将结果显示于图2。图2绘示出比较例1及实施例1的非易失性存储器装置的浅沟隔离结构凹陷深度变异性的实验结果。

实施例1的非易失性存储器装置是依照上述图1A到图1H所说明的相关步骤而制造，并且在形成如图1H所示的结构之后，才对非易失性存储器装置进行退火工艺。比较例1的非易失性存储器装置系依照与实施例相似的步骤而制造，差别在于比较例1在注入工艺130之后且在如图1G所示的第一刻蚀工艺之前进行退火工艺。对实施例1与比较例1的非易失性存储器装置分别随机选取15个位置，测定第一凹口105的刻蚀深度，并将刻蚀深度的统计结果显示于图2。

在图2中，若刻蚀深度的最大值与最小值的差值越大，代表刻蚀深度的变异性越大。换言之，若刻蚀深度的最大值与最小值的差值越小，则隔离结构的高度均一性越良好。

请参照图2，对比较例1的非易失性存储器装置而言，刻蚀深度的最大值与最小值的差值为约1.4nm。对实施例1的非易失性存储器装置而言，刻蚀深度的最大值与最小值的差值为约0.8nm。

由以上实验结果可证明，在退火工艺之前进行刻蚀工艺，可明显降低刻蚀深度的变异性。因此，能够降低非易失性存储器装置的存储单元的临界电压的变异性，进而能够改善非易失性存储器装置100的电性效能、良率及可靠度。

综上所述，本发明实施例所提供的非易失性存储器装置及其制造方法的优点至少包括：

(1)藉由注入第二掺质于绝缘衬层及第一绝缘材料中，使第一绝缘材料具有实质平坦的顶表面，可避免上述的空孔产生，进而改善非易失性存储器装置的良率及可靠度。

(2)藉由注入第三掺质于第二绝缘材料之中，使后续形成的第一多晶硅层的侧壁具有实质上垂直的剖面轮廓或是向下逐渐缩窄的剖面轮廓。因此，可避免上述的细缝产生，进而改善非易失性存储器装置的电性效能及良率。

(3)藉由在退火工艺之前进行刻蚀工艺，可明显降低刻蚀深度的变异性。因此，能够降低非易失性存储器装置的存储单元的临界电压的变异性，进而能够改善非易失性存储器装置的电性效能、良率及可靠度。

(4)藉由在刻蚀工艺之后进行退火工艺使第一掺质均匀扩散于第一多晶硅层中。因此，第一多晶硅层的电阻值降低，可用以作为浮动栅极。

(5)藉由同时注入第一掺质于绝缘结构及第一多晶硅层中，不但改善对绝缘结构的刻蚀深度的均一性，更改善第一多晶硅层的导电性。并且，简化非易失性存储器装置的制作工艺。

(6)使用第一掺质、第二掺质及第三掺质的注入工艺可轻易地整合于既有的非易失性存储器装置制作工艺中，而不需要大幅修改或是更换工艺及/或生产设备，对于生产成本的影响很小。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。