阅读说明：本技术 用薄栅极多晶硅形成高电压晶体管的方法 (Method for forming high voltage transistor using thin gate polysilicon ) 是由 陈春 J·朴 金恩顺 姜仁国 姜成泽 张国栋 于 2018-07-12 设计创作，主要内容包括：公开了一种半导体器件及其制造方法。该方法包括在外围区域中的衬底的表面上形成的栅极电介质上沉积多晶硅栅极层，在多晶硅栅极层上形成电介质层，以及在电介质层上沉积高度提高(HE)膜。然后，对HE膜、电介质层、多晶硅栅极层和栅极电介质进行图案化，以便在外围区域中形成高压场效应晶体管(HVFET)栅极。执行高能量注入以在邻近HVFET栅极的衬底中的源极区域或漏极区域中形成至少一个轻掺杂区域。然后去除HE膜，并在外围区域中的衬底上形成低压(LV)逻辑FET。在一个实施例中，LV逻辑FET是高k金属栅极逻辑FET。(A semiconductor device and a method of manufacturing the same are disclosed. The method includes depositing a polysilicon gate layer on a gate dielectric formed on a surface of the substrate in the peripheral region, forming a dielectric layer on the polysilicon gate layer, and depositing a height-enhancement (HE) film on the dielectric layer. The HE film, dielectric layer, polysilicon gate layer and gate dielectric are then patterned to form High Voltage Field Effect Transistor (HVFET) gates in the peripheral region. A high energy implant is performed to form at least one lightly doped region in a source region or a drain region in the substrate adjacent to the HVFET gate. The HE film is then removed and a Low Voltage (LV) logic FET is formed on the substrate in the peripheral region. In one embodiment, the LV logic FET is a high-k metal gate logic FET.)

用薄栅极多晶硅形成高电压晶体管的方法

相关申请的交叉引用

本申请是于2017年12月20日提交的序列号为15/848,327的美国非临时专利申请的国际申请，其要求于2017年7月19日提交的序列号为62/534,463的美国临时专利申请的权益和优先权，所有这些申请通过引用以其整体并入本文。

技术领域

本公开大体上涉及半导体器件，且更具体地涉及非易失性存储器(NVM)器件及其制造方法，该NVM器件包括嵌入或整体地形成在单个衬底上的存储器单元、高电压场效应晶体管(HVFET)和高级逻辑FET。

背景

闪存或非易失性存储器(NVM)器件通常包括储存元件或单元的网格或阵列，每个储存元件或单元包括至少一个NVM晶体管和多个***电路，***电路包括解码器、驱动器、读出放大器和控制电路，以从阵列读取和向阵列写入。NVM晶体管通常包括电荷俘获或电荷储存层，并且需要4到10伏范围内的高电压(HV)用于编程和擦除操作。***电路包括通常在低电压下工作的逻辑场效应晶体管(FET)，以及能够支持NVM晶体管所需的高电压的多个HVFET。

为了提供改善的效率、安全性、功能性和可靠性，在与存储器单元相同的衬底上单片地包含逻辑FET和HVFET变得越来越普遍。然而，将逻辑FET和HVFET与NVM晶体管包含在同一个衬底上具有挑战性，因为每个器件或晶体管通常需要不同的制造参数。

因此，需要一种包含嵌入在或整体地形成在单个衬底上的存储器单元、HVFET和逻辑FET的半导体或NVM器件及其制造方法。

概述

提供了一种半导体器件及其制造方法。通常，该方法开始于形成用于存储器栅极(MG)的将在衬底的存储器区域中的衬底的表面上形成的ONO堆叠，以及形成用于高压场效应晶体管(HVFET)栅极的将在***区域中的衬底的表面上形成的栅极电介质。接下来，多晶硅栅极层沉积在ONO堆叠和栅极电介质上，电介质层形成在多晶硅栅极层上，并且高度提高(height-enhancing)(HE)膜沉积在电介质层上。然后，针对MG和HVFET栅极对HE膜、电介质层、栅极层、栅极电介质和ONO堆叠进行图案化。邻近HVFET栅极注入源极/漏极(S/D)区域，并去除HE多晶硅层以形成MG和HVFET栅极。衬底中S/D区域的深度通常大于衬底的表面上方的HVFET栅极的高度。在一些实施例中，HE膜包括非晶硅或多晶硅，并且足够厚以防止来自漏极注入的掺杂剂到达HVFET栅极下面的沟道。

根据另一实施例，该方法还包括，在去除HE膜之后，形成包括在***区域中的用于低压(LV)逻辑FET的多晶硅栅极，并且使用高K金属栅极(HKMG)工艺用金属栅极替换LV逻辑FET的多晶硅栅极。

本发明的实施例的另外的特征和优点以及本发明的各种实施例的结构和操作在下面参照附图被详细地描述。应当注意，本发明不限于本文中描述的具体实施例。本文中介绍这样的实施例只是用于例证的目的。基于本文中包含的教导，另外的实施例对于相关领域的技术人员将是明显的。

具体实施方式

。本文中介绍这样的实施例只是用于例证的目的。基于本文中包含的教导，另外的实施例对于相关领域的技术人员将是明显的。

附图说明

现在将参照所附示意图仅以示例的方式描述本发明的实施例，所附示意图中相应的参考符号指示相应的部分。此外，被并入本文且形成说明书的一部分的附图示出了本发明的实施例，并且连同描述一起进一步用来解释本发明的原理，并使得相关领域的技术人员能够开发并使用本发明。

图1是包括存储器单元的阵列和多个***电路的非易失性存储器(NVM)器件的示意框图，***电路包括在单个衬底上一体地形成的解码器、驱动器、读出放大器和控制电路；

图2是根据本公开的实施例的包括存储器区域中的分离栅极存储器单元以及***区域中的HVFET和逻辑FET的NVM器件的一部分的横截面的框图；

图3是根据本公开的实施例的图2的分离栅极存储器单元的实施例的横截面的详细框图；

图4是根据本公开的实施例的图2的逻辑FET的实施例的横截面的详细框图；

图5是根据本公开的实施例的图2的HVFET的实施例的横截面的详细框图；

图6A-6C是根据本公开的实施例的描绘NVM器件的制造方法的流程图；

图7A-7I示出了根据图6A-6C的制造方法在其制造期间的不同点处的NVM器件的一部分的横截面。

本发明的实施例的特征和优点从下面结合附图所阐述的详细描述中将变得更明显。在附图中，类似的参考数字一般指示相同的、功能上类似的和/或结构上类似的元素。

详细描述

本说明书公开了包括本发明的特征的一个或更多个实施例。所公开的实施例仅仅举例证明本发明。本发明的范围不限制于所公开的实施例。本发明由本文所附的权利要求限定。

所描述的实施例和说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但可能不是每个实施例都必须包括特定特征、结构或特性。而且，这样的词组并不必须指相同的实施例。进一步，当结合实施例描述特定特征、结构或特性时，应当理解无论是否明确地描述，结合其他实施例实施这样的特征、结构或特性均在本领域技术人员的知识内。

在更详细地描述各种实施例之前，将给出关于在整个描述中可能使用的某些术语的进一步解释。

术语“蚀刻(etch)”或“蚀刻(etching)”在本文中用来概括描述图案化材料的制造工艺，使得蚀刻完成后至少一部分材料保留下来。例如，应该理解，蚀刻硅的工艺包括在硅上图案化掩模层(例如，光刻胶或硬掩模)，然后去除不再受掩模层保护的硅区域的步骤。这样，在蚀刻工艺完成后，被掩模保护的硅区域将被保留下来。然而，在另一个示例中，蚀刻也可以指可以使用或可以不使用掩模的工艺，并且在蚀刻工艺完成后可以留下或可以不留下材料的一部分。

以上描述用于区分术语“蚀刻”和“去除”。当去除材料时，所有或基本上所有的材料都在该工艺中被去除。然而，在一些实施例中，“去除”被认为是可以包含蚀刻的广义术语。

本文使用的术语“CMP”通常描述在半导体制造期间用于平滑衬底上或上方的表面的化学机械抛光或平面化工艺。该工艺通常使用磨料和/或腐蚀性胶体浆料与机械力的结合，机械力是通过将衬底固定到动态抛光头上，将衬底压靠在旋转的抛光垫上来提供的。该工艺从衬底上去除材料，从而提供平面化的表面。

在本文的描述期间，提到了衬底上制造存储器单元、逻辑和高电压晶体管或器件的各个区域。虽然本文描述了两个不同的区域，应当理解，任何数量的区域可存在于衬底上并且可指定具有某些类型的器件或材料的区。通常，区域用于方便地描述衬底的包括类似器件的区，并且不应限制所描述的实施例的范围或精神。

术语“沉积”或“处理”在本文用来描述将一层材料施加到衬底上的动作。这些术语意在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。根据各种实施例，例如，可以根据任何适当的公知方法进行沉积。例如，沉积可以包括生长、涂覆、或将材料转移到衬底上的任何工艺。除其他之外，一些公知的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)和等离子体增强CVD(PECVD)。

在整个描述中使用的“衬底”通常被认为是硅。然而，衬底也可以是各种各样的半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施例中，衬底可以是非导电的，例如玻璃或蓝宝石晶片。

本文所使用的，“掩膜”可以包括允许选择性地去除(例如蚀刻)材料的未形成掩膜的部分的任何适当的材料。根据一些实施例，掩模结构可以包括光刻胶，诸如聚甲基丙烯酸甲酯(PMMA)、聚甲基戊二酰亚胺(PMGI)、苯酚甲醛树脂、适合的环氧树脂等，或者包括氮化硅的硬掩模。

在更详细地描述这样的实施例之前，提出其中可以实现本实施例的示例存储器单元和环境是有益的。

图1示出了包括存储器阵列102和多个***电路的非易失性存储器(NVM)器件100的示意框图，所述***电路包括集成地形成在单个衬底上的解码器、驱动器、读出放大器和控制电路，以从存储器阵列102读取和向存储器阵列102写入。参见图1，NVM器件100还包括命令与控制电路104，诸如微控制器、微处理器或状态机，以向存储器阵列102中的存储器单元中的每一个(图中未示出)连同其他***电路发出命令或控制信号，以用于从存储器阵列读出或写入存储器阵列。通常，***电路还包括行解码器106、列解码器108、读出放大器110和源极线驱动器112。

当数据字将被存储或写入NVM器件100时，行解码器106接收并解码存储器地址，然后将其提供给命令与控制电路104。然后命令与控制电路104通过向所选行中的存储器单元的字线(WL)施加信号来选择存储器阵列102中的一行存储器单元，向列解码器108提供列地址，并向源极线驱动器112提供控制信号。列解码器108转换列地址，并将信号施加到所选列中每个存储器单元的位线(BL)。然后源极线驱动器112将高电压(典型地从大约4到大约10伏特DC)耦合到存储器单元的源极线，以编程或擦除存储器单元中的NVM晶体管。

通常，当要从NVM器件100中调用或读出数据字时，行解码器106接收、解码存储器地址并将其提供给命令与控制电路104，然后命令与控制电路104通过向所选行中的存储器单元的WL施加信号来选择存储器阵列102中的一行存储器单元，向列解码器108提供列地址，并向源极线驱动器112提供控制信号，读出放大器110将所选行中对于每个存储器单元的数据电压与参考电压进行比较，以确定是从该单元中读取逻辑“0”还是“1”。

每个***电路可以包括大量低电压逻辑场效应晶体管(FET)，而行解码器106和源极线驱动器112还包括许多高电压场效应晶体管(HVFET)，以支持编程和擦除操作所需的电压(例如，4至10V)。

图2示出了NVM器件200的一部分的横截面，该部分包括在存储器区域214中的衬底210上形成的存储器阵列202。NVM器件200还包括形成在同一衬底210的***区域216之中或之上的HVFET 206和逻辑FET 208。在所示的实施例中，存储器单元是分离栅极存储器单元，每个存储器单元包括存储器栅极(MG)和选择栅极(SG)。通常，如在所示的邻近存储器单元204的实施例中，HVFET 206和逻辑FET 208通过围绕每个区或区域或器件的浅槽隔离结构(STI 212)彼此隔离。在该示例中，衬底210包括存储器单元204所在的存储器区域214和***区域216。***区域216被STI 212进一步分成在其中形成逻辑FET 208的逻辑或低电压(LV)区和在其中形成HVFET 206的HV区。在所示的实施例中，存储器阵列202包括多个分离栅极存储器单元204，每个分离栅极存储器单元包括存储器栅极(MG)和选择栅极(SG)。应该理解，图2的横截面仅是示例性的，***区域216可以进一步包括附加的集成电路部件，例如电阻器、电容器、电感器等(未在该图中示出)，以及逻辑FET 208和HVFET 206。还应当理解，存储器区域214和***区域216可以位于衬底210的任何区(包括非相邻区)中，并且可以包括不同区域214/216中每一个的多个实例。

根据各种实施例，衬底210以及通常如整个说明书中使用的真正的衬底可以是硅。然而，衬底210也可以是多种半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施例中，衬底210可以是非导电的，例如玻璃或蓝宝石晶片。

现在将参考图3到图5更详细地描述存储器单元204、逻辑FET 208和HVFET 206。

图3示出了包括在衬底308上的公共或共享沟道306上形成的存储器栅极(MG 302)和选择栅极(SG 304)的分离栅极存储器单元300的示例。每个存储器单元包括第一源极/漏极(S/D)区域310和第二源极/漏极(S/D)区域312。区域310和312根据施加到每个存储器单元的电位而形成分离栅极存储器单元300的源极或漏极。在分离栅极存储器单元300中，为了方便起见，邻近SG 304的区域310通常被称为漏极，而邻近MG 302的区域312通常被称为源极，而与相对偏压无关。通常，衬底308是p型硅衬底或包括其中形成存储器单元300的p型阱，而区域310和312用n型掺杂剂中度至重度掺杂。然而，还有可能的是，衬底308是n型，而区域310和312用p型掺杂剂掺杂。

MG 302和SG 304都包括掺杂的多晶硅导体。SG 304的掺杂的多晶硅导体设置在选择栅极电介质314上或上方，而MG栅极302的掺杂的多晶硅导体设置在多层电荷存储或俘获堆叠316上或上方，该堆叠在电介质层之间具有一个或更多个电荷俘获层。在一个示例中，电荷俘获堆叠316包括夹在两个二氧化硅层316a和316c之间的电荷捕获氮化硅层316b，以产生共同且通常被称为“ONO堆叠”的三层结构。其他电荷俘获堆叠316可以包括夹在两个电介质层316a、316c之间的多晶硅电荷存储层316b，以产生浮置栅极MOS场效应晶体管(FGMOS)。垂直栅极间电介质318也设置在SG 304和MG 302之间，以电气隔离栅极的掺杂的多晶硅导体。在一些实施例中，例如所示的实施例，栅极间电介质318可以包括具有不同电介质性质的电介质材料的一个或更多个层或膜。例如，栅极间电介质318可以包括类似于电荷俘获电介质316的ONO电介质。

存储器单元300还包括在选择栅极304和S/D区域310和312的表面上的自对准硅化物或自对准多晶硅化物(SALICIDE)320，以及围绕SG和MG的侧壁间隔物322。侧壁间隔物322可以包括一层或更多层电介质材料，例如氧化硅或氮化硅。自对准多晶硅化物320减小了与存储器单元的作用区域(例如，S/D区域310和312)的触点(在该图中未示出)之间的电阻，以及与SG 304的多晶硅的触点和可选地在该图中未示出的实施例中的与MG 302的触点之间的电阻。在一些实施例中，例如图3所示的实施例，形成在SG 304顶部上的自对准多晶硅化物320被拉回或远离邻近栅极间电介质318的侧壁，以提供防止自对准多晶硅化物和MG 302之间短路或泄漏的进一步的隔离。应当理解，该描述意在提供分离栅极构造的一般概述，并且在实际实践中，提供更多的详细步骤和层以形成最终的存储器单元300。

图4示出了适用于图1和图2的NVM器件的逻辑FET 400的实施例。在所示实施例中，逻辑FET 400是高K金属栅极(HKMG)逻辑FET，其具有由侧壁间隔物404包围的金属栅极402和高k栅极电介质406，该电介质406覆盖在衬底412中形成的分隔源极和漏极(S/D)区域410的沟道408上。逻辑FET 400还包括在S/D区域410的表面上或上方的自对准硅化物或自对准多晶硅化物414，以降低触点(在该图中未示出)和S/D区域之间的电阻。金属栅极402可以由任何合适的金属或合金制成，包括但不限于铝、铜、钛、钨及其合金。用于高k栅极电介质406的合适的高k电介质材料可以包括但不限于氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪和氧化镧。可选地，高k栅极电介质406可以包括一层或更多层合适的高k电介质材料。侧壁间隔物404可以包括一层或更多层电介质材料，例如氧化硅或氮化硅。

与前几代逻辑FET的栅极相比，HKMG逻辑FET 400的金属栅极402具有更窄的宽度或更窄的沟道长度，因此可以提高存储器器件的性能并减小其上制造存储器器件的晶片或芯片的尺寸。

过去，对于横向尺寸约为40纳米(nm)或更大的栅极，可以使用厚栅极多晶硅在单个衬底上整体地形成存储器单元、HVFET和逻辑晶体管。然而，随着诸如栅极的电路元件的横向尺寸持续缩小，限制电路元件的高度变得必要。具体而言，使用栅极替换工艺制造的HKMG逻辑FET的金属栅极402的高度被限制在约300至约1000埃

以确保由蚀刻或去除牺牲栅极导致的高宽比缺口完全被金属填充。

在栅极替换工艺中，下面将参考图6A-6C和图7A-7I更详细地描述，牺牲或虚拟栅极形成在高K栅极电介质406上，侧壁间隔物404形成在牺牲栅极周围，并且层间电介质(ILD)形成在侧壁间隔物和牺牲栅极上。然后使用CMP对ILD进行抛光和平面化，以暴露牺牲栅极的表面的顶部，并且使用选择性蚀刻工艺从侧壁间隔物404内部去除牺牲栅极。然后金属栅极402沉积在侧壁间隔物404内部。因为金属栅极的最窄宽度可以是约10至约40nm，所以HKMG逻辑FET的金属栅极402的高度被限制在约300至约

此外，由于平面化层间电介质(在该图中未示出)、侧壁间隔物404和暴露牺牲栅极所需的CMP工艺，因此在HKMG逻辑FET 400之前或同时形成并与其共面的存储器单元和HVFET的栅极高度也被限制在类似的高度。

图5示出了适用于图1和图2的NVM器件的HVFET 500的实施例。根据本公开的实施例制造的HVFET 500将在下面参考图6A-6C和图7A-7I被详细描述，其能够处理幅度高达约20伏特的电压。HVFET 500包括掺杂的多晶硅栅极502，其被侧壁间隔物504包围并被设置在HVFET栅极电介质506上或上方，该电介质506覆盖在衬底512中形成的分隔源极和漏极(S/D)区域510的沟道508上。侧壁间隔物504可以包括一层或更多层电介质材料，例如氧化硅或氮化硅。HVFET 500还包括在掺杂的多晶硅栅极502和S/D区域510的表面上或上方形成的自对准硅化物或自对准多晶硅化物514，以降低触点(在该图中未示出)、掺杂的多晶硅栅极和S/D区域之间的电阻。

为了提供所需的高击穿电压，HVFET 500具有较厚的HVFET栅极电介质506、较长的沟道508和较深的S/D区域510。在形成HVFET栅极502之后，使用高能量、低剂量注入形成深S/D区域510，以形成低掺杂漏极(LDD)。“深”是指延伸至衬底512的表面516下方约400至约

深度的S/D区域510。高能量、低剂量注入是指以约30至约100千电子伏特(keV)的能量，和约1e12cm^-3至约1e14cm^-3的剂量注入适当的离子种类。

前几代HVFET依赖于足够厚的掺杂的多晶硅栅极502，以防止注入的离子在高能漏极区域注入期间穿透栅极堆叠并到达沟道508。然而，如上所述，由于被用于形成HKMG逻辑FET 400的栅极替换工艺所施加的限制，HVFET栅极502需要等于或小于约

使用本公开方法的实施例，HVFET 500可以被制造成具有深的S/D区域510，部分地由LDD注入制造，其中HVFET栅极502由薄多晶硅栅极层形成并且具有从大约300到大约的栅极高度。

现在将参考图6A-6C和图7A至7I详细描述用于制造包括嵌入或整体地形成在单个衬底上的存储器单元、HKMG逻辑FET和HVFET的NVM器件的方法的实施例。图6A-6C是示出了方法或工艺流程的实施例的流程图。图7A到7I是示出了根据图6A-6C的方法在NVM器件700的制造期间的NVM器件700的一部分的横截面视图的框图。

参见图6A和图7A，该工艺开始于在衬底704中形成浅槽隔离(STI)结构702，以将在存储器区域706中将要形成存储器阵列的区与***区域708电气隔离，并将将要形成HKMG逻辑FET的低电压(LV)区与将要形成HVFET的高电压(HV)区隔离(步骤602)。

接下来，在存储器区域706中的衬底704的表面712中形成用于一个或更多个存储器单元的连续的第一沟道710，在***区域708的LV区中形成用于HKMG逻辑FET的第二沟道714，并且在HV区中形成用于HVFET的第三沟道716(步骤604)。沟道710、714和716可以通过使用离子注入技术注入适当的离子种类来形成。例如，p型沟道注入可包括以约5至约50KeV的能量注入硼B⁺离子，并注入约1e11cm^-3至约5e13cm^-3的浓度或剂量，而n型沟道注入可包括以相似的能量注入磷或砷离子且注入到相似的剂量。

参见图6A和图7B，该工艺继续形成覆盖在存储器区域706中的第一沟道710上的电荷俘获堆叠718，以及覆盖在衬底704的***区域708中的HV区中的第三沟道716上的高电压(HV)栅极电介质720(步骤606)。在一个实施例中，电荷俘获堆叠718通过沉积或形成隧道层718a、电荷俘获或储存层718b和阻挡层718c来形成。隧道层718a可以包括电介质材料，例如二氧化硅(SiO₂)，并且可以热生长或通过CVD、PECVD或ALD沉积。合适的电介质电荷俘获层718b可以包括通过CVD、PECVD或ALD沉积的氮化硅(SiN)、富硅氮化物或氮氧化硅(SiON)的一层或更多层。可选择地，电荷储存层718b可以包括通过CVD、PECVD或ALD沉积的导电浮置栅极电荷储存层多晶硅。阻挡层718c可以包括一层或更多层的热生长或沉积的二氧化硅(SiO₂)和/或通过CVD、PECVD或ALD沉积的高k电介质。用于阻挡层718c的合适的高k电介质材料可以包括但不限于氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪和氧化镧。

如所示，由于将形成HKMG逻辑FET的LV区中的衬底704的表面712在形成HKMG逻辑FET之前被剥离，因此电荷俘获堆叠718也可以被允许在***区域708的LV区上延伸。

HV栅极电介质720覆盖在***区域708的HV区中的第三沟道716上形成。HV栅极电介质720可以包括一层或更多层合适的电介质材料，例如通过CVD、PECVD或ALD沉积的二氧化硅(SiO₂)或氮化硅(SiN)。可选择地，HV栅极电介质720可以包括高K电介质材料，例如氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆或氧化镧。

接下来，在电荷俘获堆叠718和HV栅极电介质720上沉积第一多晶硅栅极层722(步骤608)。第一多晶硅栅极层722可以是掺杂的多晶硅层，并且可以通过CVD、PEVCD或ALD被沉积至从约300至约

的厚度。可选择地，第一多晶硅栅极层722可以被沉积为未掺杂的多晶硅层，其随后掺杂有适当的离子种类和适当的剂量，以用作MG和HV栅极。

在第一多晶硅栅极层722上形成薄的电介质层724(步骤610)。电介质层724可以包括热生长或通过CVD、PEVCD或ALD被沉积至从大约20到约

的厚度的二氧化硅(SiO₂)。

接下来，在电介质层724上沉积高度提高(HE)膜726(步骤612)。HE膜726可以包括通过CVD、PEVCD或ALD被沉积至从约400至约

厚度的非晶硅膜或多晶硅膜。通常，考虑到下面的电介质层724和第一多晶硅栅极层722的厚度，以及足以防止来自区域注入的掺杂剂到达第三沟道716的HVFET区域注入的能量和剂量，选择HE膜726的厚度。例如，对于具有能量为约30至约100keV、剂量为约1e12cm^-3至约1e14cm^-3的高能量、低剂量区域注入，第一多晶硅栅极层722、电介质层724和HE膜726的组合厚度为约1000至约

已经发现，该范围内的组合厚度足以实质上防止来自深区域注入的注入离子穿透包括第一多晶硅栅极层722、电介质层724和HE膜726的HVFET栅极堆叠并到达第三沟道716。

参见图6A和图7C，HE膜726、电介质层724、第一多晶硅栅极层722、HV栅极电介质720和电荷俘获堆叠718被图案化，以在存储器区域706中形成存储器栅极(MG 728)，并在***区域708中形成HVFET栅极730(步骤614)。HE膜726、电介质层724、第一多晶硅栅极层722和电荷俘获堆叠718可以在LV区上被保留在原位。图案化可以使用标准光刻技术来完成，以在HE膜726的表面上形成掩模，然后使用任何标准干法或湿法蚀刻技术各向异性地蚀刻HE膜和下面的层。例如，多晶硅层可以使用中等功率(约500W)的低压蚀刻在多晶硅蚀刻化学物质(例如CHF₃或C₂H₂或HBr/O₂)的等离子体中干法蚀刻；二氧化硅(SiO₂)可以被湿法蚀刻或干法蚀刻；并且氮化硅(SiN)可以使用含氟气体(如CF₄或CHF₃)的低压等离子体进行干法蚀刻。在HE膜726、电介质层724、第一多晶硅栅极层722、HV栅极电介质720和电荷俘获堆叠718已经被蚀刻或图案化以形成如图7C所示的MG 728和HVFET栅极730之后，从掩模上剥离任何剩余的光刻胶(在该图中未示出)，并进行湿法清洗。可选择地，MG 728和HVFET栅极730可以通过使用附加掩模层在单独的蚀刻步骤中图案化。

可选地，可以执行预非晶化注入，以非晶化留在MG 728和HVFET栅极730上的HE膜726(步骤616)。预非晶化注入可以使用任何合适的半导体材料或掺杂剂来执行。例如，预非晶化注入可以包括以约5至约50keV的能量注入锗(Ge)离子并且注入到约1e13cm^-3至约5e15cm^-3的剂量。在执行高能量、低剂量注入以形成HVFET的深、轻掺杂漏极(LDD)之前，使HE膜726非晶化，提高了HE膜726防止注入的离子穿透HVFET栅极堆叠并到达沟道716的能力。

参见图6B和图7D，执行高能量、低剂量注入，以在邻近HVFET栅极730的衬底704中形成一个或更多个LDD 732(步骤618)。如上所述，该注入可以包括以约30至约100千电子伏特(keV)的能量注入适当的离子种类至约1e12cm^-3至约5e14cm^-3的剂量，这将提供延伸至衬底704表面下方约400至约

的深度的LDD 732。

然后在MG 728的侧壁上形成栅极间电介质734(步骤620)。如上所述，栅极间电介质734可以包括具有不同电介质性质的一个或更多个电介质材料层或膜。例如，栅极间电介质734可以包括类似于电荷俘获堆叠718的ONO电介质，并且可以使用相同的CVD、PECVD或ALD技术沉积至约100至约

的厚度。

接下来，去除从存储器区域706中栅极间电介质734的形成中残留在衬底704表面上的任何材料，并且在存储器区域中的衬底表面上形成SG栅极电介质736，用于邻近MG 728形成SG(步骤622)。应当理解，可以使用各向异性干法蚀刻去除表面上残留的材料，该干法蚀刻使用上述任何标准氧化物和氮化物等离子体蚀刻化学物质。SG栅极电介质736可以包括一层或更多层合适的电介质材料，例如通过CVD、PECVD或ALD沉积的厚度为约10至约

的氧化硅或氮化硅。可选择地，SG栅极电介质730可以包括合适的高K电介质材料，例如氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆和氧化镧。

参见图6B和图7E，第二多晶硅栅极层738沉积在MG 728、HVFET栅极730和衬底704的表面712上(步骤624)。如同第一多晶硅栅极层722一样，第二多晶硅栅极层738可以包括掺杂的多晶硅层或随后被掺杂的未掺杂的多晶硅层，并且通过CVD、PECVD或ALD沉积到至少约

的厚度。

参见图6B和图7F，使用等离子体蚀刻、CMP工艺或其组合来平面化或抛光衬底704的表面上或上方的层，以去除MG 728和HVFET栅极730上方的第二多晶硅栅极层738和HE膜726的一部分，并平面化第二多晶硅栅极层(步骤626)。电介质层724保留在MG 728和HVFET栅极730上的部分可以用作用于平面化的CMP或等离子体蚀刻的停止层。

参见图6B和图7G，在***区域708的LV区中包括第一多晶硅栅极层722和电介质层724的栅极堆叠被去除，暴露出衬底704的表面712。在暴露的表面上沉积高K栅极电介质742、在高K栅极电介质上沉积掺杂或未掺杂的多晶硅或非晶硅层，以及图案化这两层以在LV区中形成逻辑栅极图案744(步骤627)。此后，从存储器单元的一侧(例如源极侧)和从HV区去除第二多晶硅栅极层738，平面化并图案化第二多晶硅栅极层738，以在存储器区域706中的存储器单元漏极的另一侧(例如漏极侧)形成选择栅极(SG 740)(步骤628)。例如，可以在标准多晶硅蚀刻化学物质(例如CHF₃或C₂H₂或HBr/O₂)的等离子体中，使用中等功率(约500W)的低压蚀刻来干法蚀刻多晶硅层；二氧化硅可以被湿法蚀刻或干法蚀刻；并且氮化物层可以在含氟气体(如CF₄或CHF₃)的等离子体中使用低压氮化物蚀刻来蚀刻。

高k栅极电介质742可以包括一层或更多层高k电介质材料，例如氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪和氧化镧，通过使用CVD、PECVD或ALD沉积至约10至约

的厚度。

逻辑栅极图案744包括多个虚拟或牺牲栅极746，其由掺杂或未掺杂的多晶硅或非晶硅形成，通过使用CVD、PECVD或ALD沉积至约300至约

的厚度，并通过使用图案化的硬掩模748和任何上述多晶硅或硅干法蚀刻技术来图案化。图案化的硬掩模748通常通过使用标准光刻和蚀刻技术图案化电介质材料(例如二氧化硅(SiO₂)或氮化硅(SiN))层来被形成。

参见图6C和图7H，适当种类的掺杂剂离子被注入以在邻近MG 728和SG 740的存储器区域706中形成源极/漏极(S/D)区域750，并在邻近逻辑栅极图案744的***区域70中的LV区中形成S/D区域752(步骤630)。通常，因为这些S/D区域750/752不深，所以注入通常以约1至约50千电子伏(keV)的较低能量进行，直到约1e13cm^-3至约2e15cm^-3的中等重剂量。由于这些注入的能量较低，HVFET栅极730的薄多晶硅足够厚，以防止任何注入的离子到达沟道716。然而，为了避免不期望地增加LDD 732中掺杂剂的浓度，HV区优选在执行注入之前被掩蔽。

接下来，邻近MG 728、SG 740、HVFET栅极730和逻辑栅极图案744的侧壁形成间隔物754(步骤632)。间隔物754通常通过顺序地沉积共形电介质层形成，例如二氧化硅(SiO₂)或氮化硅(SiN)，随后进行毯式(blanket)蚀刻或间隔物蚀刻以去除沉积在衬底704的水平表面上的大部分电介质材料，从而产生所示的间隔物形状。

然后，在邻近MG 728、SG 740和逻辑栅极图案744的LDD 732和S/D区域750/752上形成自对准硅化物或自对准多晶硅化物756(步骤634)。自对准多晶硅化物也可以形成在HVFET栅极上，以及MG和SG多晶硅栅极中的至少一个上。自对准多晶硅化物756可以包括任何合适的过渡金属，例如钛、钴、镍、铂和/或钨，并且可以通过本领域通常采用的任何硅化物工艺形成，包括例如预清洁蚀刻、金属沉积、退火和湿法剥离。

参见图6C和图7I，层间电介质(ILD 758)在衬底704上被形成或沉积，并使用CMP工艺平面化以形成平面化的表面，牺牲栅极的顶表面通过该平面化表面暴露(步骤636)。通常，ILD 758可以包括任何合适的电介质材料，例如二氧化硅(SiO₂)，并且可以使用合适的标准沉积技术(包括CVD)来沉积或形成。

接下来，在存储器区域706中的存储器阵列上和***区域708中的HV区上形成薄的图案化的硬掩模760(步骤638)。图案化的硬掩模760通常通过使用标准光刻和蚀刻技术图案化诸如氮化硅的电介质材料层来形成。

牺牲栅极746随后从LV中的间隔物754内部被去除，并且所得缺口填充有金属，以形成HKMG逻辑FET的金属栅极756(步骤640)。牺牲栅极746可以使用标准多晶硅蚀刻化学物质(例如CHF₃或C₂H₂或HBr/O₂)被去除。通常，金属可以包括任何合适的金属，例如铝、铜、钛、钨及其合金，并且可以使用合适的标准沉积技术来沉积或形成，包括CVD和物理气相沉积(PVD)，例如喷镀来沉积金属层，该金属层在CMP工艺中再次被平面化以去除不在间隔物754缺口中的金属层的部分。注意，因为MG 722、SG 734和HVFET栅极724被图案化的硬掩模760覆盖，所以栅极和自对准多晶硅化物750在蚀刻或金属沉积工艺中都不会被损坏。

最后，图案化的硬掩模760可以被去除或可以不被去除，并且形成了穿过ILD 758到自对准多晶硅化物750的一个或更多个垂直触点或通孔。

应认识到，详细描述部分(不是概述和摘要部分)旨在用于解释权利要求。概述和摘要部分可能阐述了如发明人所设想的本发明的一个或更多个但并非所有的示例性实施例，因此，并非旨在以任何方式限制本发明及所附权利要求。

因此，已经公开了一种包括嵌入或整体地形成在单个衬底上的存储器单元、HKMG逻辑FET和HVFET的NVM器件及其形成方法。上面已经借助于示出特定功能及其关系的实现的功能构建块描述了本发明的实施例。为了便于描述，已经在本文任意地限定了这些功能构件块的边界。只要适当地执行所指定的功能及其关系，就可以限定替代边界。

特定实施例的前述描述将完全揭示本发明的一般性质，使得其他人可以通过应用本领域技术内的知识，在不偏离本发明的一般概念的情况下，对于各种应用容易地修改和/或适应这样的特定实施例，而无需过度实验。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而不是限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。

本发明的广度和范围不应被上面描述的任何示例性实施例所限制，而是只应根据所附权利要求和它们的等效物来限定。