阅读说明：本技术 一种三维存储器及其制造方法 (A kind of three-dimensional storage and its manufacturing method ) 是由 薛家倩 耿万波 刘庆波 于 2019-09-06 设计创作，主要内容包括：本发明提供了一种三维存储器的制造方法以及通过上述制造方法制造而成的三维存储器。本发明所提供的制造方法通过先提供形成有底部堆叠结构的衬底,底部堆叠结构的底部沟道孔的侧壁形成有与衬底电性导通的底部沟道介质层,顶部填充有插塞结构。通过在底部堆叠结构的上表面形成上层堆叠结构,并且在上层堆叠结构中形成与底部沟道孔连通并暴露插塞结构上表面的上层沟道孔,通过至少在上层沟道孔的侧壁形成上层沟道介质,并且形成沟道介质连接结构使得上层沟道介质与底部沟道介质以及衬底电性导通。通过上述制造方法能够使得所形成的三维存储器在保证沟道孔的电特性能的同时具有较高的堆叠层数,从而扩大三维存储器的存储容量。(The three-dimensional storage being fabricated the present invention provides a kind of manufacturing method of three-dimensional storage and by the above-mentioned manufacture method.Manufacturing method provided by the present invention is formed with the substrate of bottom stack structure by first providing, and the side wall in the bottom channel hole of bottom stack structure is formed with the bottom channel dielectric layer to electrically conduct with substrate, and top is filled with plug structure.By forming upper layer stacked structure in the upper surface of bottom stack structure, and the top-layer channel hole that plug structure upper surface is connected to and exposed with bottom channel hole is formed in the stacked structure of upper layer, top-layer channel medium is formed by the side wall at least in top-layer channel hole, and forms ditch track media connection structure and top-layer channel medium is electrically conducted with bottom channel medium and substrate.It enables to be formed by three-dimensional storage stacking number with higher while guaranteeing the electrical characteristics energy in channel hole by the above-mentioned manufacture method, to expand the memory capacity of three-dimensional storage.)

一种三维存储器及其制造方法

技术领域

本发明涉及三维存储器结构及其制造方法，尤其设计三维存储器的沟道通孔结构及其制造方法。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于光刻、掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高光刻、掩膜工艺精度，集成密度的提升依旧是非常有限的。

作为克服这种二维极限的替代，三维半导体存储器件被提出，希望能够实现通过更低制造成本的工艺得到性能更为可靠的存储器结构。

现有的三维存储器通常包括衬底、堆叠结构和后段金属互连层，其中堆叠结构用以形成存储器的多个存储单元，为形成多个存储单元，堆叠结构中设置有从高度方向贯穿整个堆叠结构的沟道通孔，其中填充有沟道介质以使存储单元能够正常工作。三维存储器通过堆叠结构将存储单元向高度上发展，可以说堆叠结构的层数决定了三维存储器的存储容量。为了进一步提高存储器的集成密度，希望能够增加堆叠结构的层数。

随着堆叠结构层数的增加，导致沟道通孔的弦展比(aspect ratio)越来越高，沟道通孔的刻蚀变得更具有挑战性。尤其，在形成沟道通孔后，还需要在沟道通孔中沉积与衬底导通的沟道介质，为了使得沉积的沟道介质与衬底导通，需要对沟道介质与衬底之间的电荷存储层进行刻蚀。由于堆叠结构的层数增加，使得电荷存储层的刻蚀更具有挑战性，经常容易造成难以刻穿导致芯片的失效。

因此，亟需要一种三维存储器结构及其制造工艺，能够在堆叠结构层数激增的情况下，保证沟道通孔底部的沟道介质能够有效地与衬底导通，以实现三维存储器存储单元的各种读写操作。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了能够在堆叠结构层数激增的情况下，保证沟道通孔底部的沟道介质能够有效地与衬底导通，以实现三维存储器存储单元的各种读取操作，本发明提供了一种三维存储器的制造方法，具体包括：

提供衬底，上述衬底上形成有底部堆叠结构，上述底部堆叠结构中形成有沿衬底高度方向贯穿上述底部堆叠结构的底部沟道孔，上述底部沟道孔的侧壁形成有与上述衬底电性导通的底部沟道介质层，上述底部沟道孔的顶部填充有与上述底部沟道介质层接触的插塞结构，

在上述底部堆叠结构的上表面形成第一上层堆叠结构，上述第一上层堆叠结构中形成有沿衬底高度方向贯穿上述第一上层堆叠结构的上层沟道孔，上述上层沟道孔与上述底部沟道孔连通且暴露上述插塞结构的上表面；

去除上述插塞结构，以暴露上述底部沟道介质层；

至少在上述底部沟道孔与上述上层沟道孔连接处的沟道孔侧壁形成与上述底部沟道介质层接触的沟道介质连接结构；以及

在上述上层沟道孔的侧壁形成上层沟道介质层，上述上层沟道介质层与上述底部沟道介质层通过上述沟道介质连接结构电性导通。

在上述制造方法的一实施例中，可选的，上述底部沟道孔中还填充有底部填充结构，上述插塞结构形成在上述底部填充结构的上表面；

暴露上述底部沟道介质层进一步包括：去除上述插塞结构后，所暴露的底部沟道介质层的上表面低于上述底部填充结构的上表面，构成凹陷；

形成上述沟道介质连接结构的步骤进一步包括：

形成填满上述凹陷的沟道介质连接结构以使上述沟道介质连接结构与上述底部沟道介质层接触。

在上述制造方法的一实施例中，可选的，形成上述沟道介质连接结构的步骤还包括：

在上述底部填充结构的上表面形成上述沟道介质连接结构。

在上述制造方法的一实施例中，可选的，上述底部沟道孔中还填充有底部填充结构，上述插塞结构形成在上述底部填充结构的上表面；

暴露上述底部沟道介质层进一步包括：去除上述插塞结构后，所暴露的底部沟道介质层的上表面低于上述底部填充结构的上表面，构成凹陷；

上述制造方法还包括：对上述底部填充结构的上部进行刻蚀，以使底部填充结构的上表面与所暴露的底部沟道介质层的上表面齐平；

形成上述沟道介质连接结构的步骤还包括：在上述底部填充结构的上表面形成上述沟道介质连接结构。

在上述制造方法的一实施例中，可选的，形成上述沟道介质连接结构的步骤进一步包括：

在上述底部沟道孔与上述上层沟道孔连接处的沟道孔侧壁和上述填充结构的上表面同步地沉积沟道介质；以及

对所沉积的沟道介质进行回刻。

在上述制造方法的一实施例中，可选的，在同一步骤中同时形成上述沟道介质连接结构和上述上层沟道介质层。

在上述制造方法的一实施例中，可选的，上述底部沟道介质层与上述底部沟道孔的侧壁之间还形成有底部电荷存储层，上述制造方法还包括：

在去除上述插塞结构前，至少在上述上层沟道孔的侧壁形成上层电荷存储层，上述上层电荷存储层与上述底部电荷存储层之间接触但电隔离；

形成上述上层沟道介质层进一步包括：在上述上层电荷存储层的侧表面形成上述上层沟道介质层。

在上述制造方法的一实施例中，可选的，上述底部电荷存储层包括与上述底部沟道孔的侧壁接触的底部阻挡层、与上述底部沟道介质层接触的底部隧穿层以及位于上述底部阻挡层和上述底部隧穿层之间的底部电荷捕获层，形成上述上层电荷存储层进一步包括：

至少在上述上层沟道孔的侧壁依次形成上层阻挡层、上层电荷捕获层和上层隧穿层，上述上层电荷捕获层与上述底部电荷捕获层之间不接触。

在上述制造方法的一实施例中，可选的，形成上述上层电荷存储层的步骤还包括：

同步地在上述插塞结构的上表面形成上述上层电荷存储层；

去除上述插塞结构的步骤进一步包括：

对位于插塞结构上表面的上层电荷存储层进行刻蚀，以形成暴露上述插塞结构的开口；以及

经由上述开口去除上述插塞结构。

在上述制造方法的一实施例中，可选的，上述底部沟道孔的底部具有外延结构，上述底部沟道介质层经由上述外延结构与上述衬底电性导通。

在上述制造方法的一实施例中，可选的，还包括在上述上层沟道孔的顶部形成与上述上层沟道介质层接触的上层插塞结构。

在上述制造方法的一实施例中，可选的，还包括以形成上述上层插塞结构后的第一上层堆叠结构的上表面为上述底部堆叠层的上表面，并在上述底部堆叠层的上表面形成与上述第一上层堆叠结构相同的第二上层堆叠结构。

本发明还提供了一种经由上述任意一种制造方法所制造的三维存储器。

根据本发明所提供的制造方法所制造的三维存储器，由于将堆叠层数量激增的一个堆叠层拆分为底部堆叠层和至少一个上层堆叠层，通过降低底部堆叠层的层数，并且先行在底部堆叠层的沟道孔中形成与衬底电性导通的沟道介质层，能够保证沟道孔底部的形貌，从而保证三维存储器的电特性能。进一步地，由于先行在底部堆叠层的沟道孔中形成了与衬底电性导通的沟道介质层，后续在底部堆叠层上方形成至少一个上层堆叠层后，需要使得上层堆叠层的沟道孔中的沟道介质层与底部堆叠层的沟道介质层导通。通过在上下两个堆叠层邻接处的沟道孔中形成沟道介质连接结构能够有效地起到连接上下沟道孔中的沟道介质层的作用，从而能够保证即使在堆叠层数量激增的情况下，沟道孔还是能够具有较优的形貌，其中所填充的沟道介质能够与底部的衬底向导通，从而能够保证沟道通孔在三维存储器的读写操作中发挥应有的电特性能。

附图说明

在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。

图1-图8示出了根据本发明提供的制造方法制造三维存储器过程中的三维存储器结构示意图，其中图4-图8放大了底部堆叠结构与上层堆叠结构连接部分的结构。

附图标记

100 衬底

200 底部堆叠结构

201、301 第一层

202、302 第二层

210 底部沟道通孔

211 外延结构

212 电荷存储层

213、312 阻挡层

214、313 电荷捕获层

215、314 隧穿层

216 底部沟道介质层

217 填充介质

218 插塞结构

300 上层堆叠结构

310 上层沟道通孔

311 上层电荷存储层

315 保护层

316 缺口

3161 凹陷

317 沟道介质连接结构

3171 沟道介质

318 上层沟道介质层

具体实施方式

以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。

本发明涉及半导体工艺与器件。更具体的，本发明的实施例提供一种三维存储器及制造该三维存储器的方法。根据本发明所提供的制造方法所形成的三维存储器，具有较高的堆叠层，从而能够扩大存储容量。在存储容量扩大的情况下，通过本发明所提供的制造方法，能够保证三维存储器的沟道孔的形貌，在保证沟道孔底部的沟道介质能够与底部衬底导通的情况下，整个沟道孔的沟道介质上下导通，从而能够保证沟道孔在三维存储器读写操作中发挥应有的电特性能。

给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。

在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。

请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。

注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。

如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

请参考图1-图8来理解本发明所提供的三维存储器及其制造方法。首先，请参考图1，图1示出了提供了三维存储器的衬底100，以及已经在衬底100上形成底部堆叠结构200的示意图。其中，底部堆叠结构200有多个第一层201和多个第二层202相互堆叠而成，需要注意的是，为了形成三维存储器的存储单元，第一层201可以是存储单元的栅极层，其材质可以是多晶硅poly，亦可以是牺牲层，在后续被金属层替代为金属栅极，第二层202可以是多个栅极层之间的层间绝缘层，其材质可以根据现有或将有的层间绝缘层设置。

在如图1所示出的结构中，底部堆叠结构200中已经形成有若干底部沟道通孔210，并且在底部沟道通孔210的底部已经形成有外延结构211，底部沟道通孔210的侧壁以及外延结构211的上表面已经形成有电荷存储层212，具体的，电荷存储层212可以包括与底部堆叠结构200(也就是与底部沟道通孔210的侧壁)接触的阻挡层213、电荷捕获层214和隧穿层215，其中电荷捕获层214形成在阻挡层213和隧穿层215之间。上述阻挡层213可以为氧化物O，电荷捕获层214可以为氮化物N，上述隧穿层215可以为氧化物O，上述电荷存储层212可以用ONO结构来简述。需要注意的本领域技术人员应当可以根据现有或将有的技术来选择上述阻挡层213、电荷捕获层214和隧穿层215的材质，以使该电荷存储层212能够存储电荷，从而能够实现三维存储器的读写等功能，在此不作限定，上述ONO的举例仅为示意性，而非对本发明保护范围的限定。

隧穿层215的侧面形成有底部沟道介质层216，可以知道的是，在如图1所示出的结构中，可以对形成在外延结构211上表面的电荷存储层212进行刻蚀，以形成暴露出外延结构211的缺口。可以理解的是，如图1所示的衬底100和底部堆叠结构200的结构为现有三维存储器的常见结构。在现有三维存储器的常见结构中，底部堆叠结构200的堆叠层数并不会太高，一般可以根据需要为8层、16层、32层、64层等。在底部堆叠结构200的堆叠层数不大的情况下，很容易通过对电荷存储层212进行刻蚀，并且能够准确地对准、刻穿，从而使得沟道介质能够与外延结构导通。因此上述对电荷存储层212进行刻蚀以暴露出外延结构211的方法可以根据现有或将有的技术实现，在此不作限定。

在形成上述缺口后，可以在底部沟道通孔210中沉积底部沟道介质层216，以形成通过外延结构211与衬底电性导通的底部沟道介质层216。需要注意的是，上述形成底部沟道介质层216的方法可以根据现有或将有的技术实现。底部沟道介质层216可以在未对电荷存储层212进行刻蚀前先行形成，随后在刻蚀形成暴露外延结构211的缺口后在缺口处沉积沟道介质，以形成连通的底部沟道介质层216，亦可以是在上述缺口形成后完整地沉积形成，在此不作限定。上述沟道介质的材质可以是现有或将有的任何用以作为沟道的材质，例如多晶硅等等，在此不作限定。

底部沟道通孔210中还填充有填充介质217，进一步的，在如图1所示出的结构中，底部沟道通孔210的上部还形成有插塞结构218(Plug)。上述插塞结构218形成在填充介质217的上方，并且与底部沟道介质层216接触并电性导通。在现有三维存储器的常见结构中，上述插塞结构218的材质通常为多晶硅，并多被用以作为与后段金属线相连的引出结构。

如上所描述的，可以理解的是，虽然为了旨在形成堆叠层层数激增的三维存储器，以扩大三维存储器的存储容量，但为了保证高堆叠结构中的沟道通孔能够实现其在读写操作中的电特性能，将高堆叠结构拆分为多个堆叠结构，由于将底部堆叠结构的堆叠层数减低，能够通过现有的工艺很容易形成形貌、电特性能优异的沟道通孔及填充其中的各种介质层。

为了进一步扩大三维存储器的存储容量，希望在衬底的高度方向上形成更多地堆叠层，请参考图2，图2示出了在图1所示出的底部堆叠结构200的上表面形成上层堆叠结构300的示意图。上层堆叠结构300有多个第一层301和多个第二层302相互堆叠而成，需要注意的是，为了形成三维存储器的存储单元，第一层301可以是存储单元的栅极层，其材质可以是多晶硅poly，亦可以是牺牲层，在后续被金属层替代为金属栅极，第二层302可以是多个栅极层之间的层间绝缘层，其材质可以根据现有或将有的层间绝缘层设置。更优地，上述上层堆叠结构300可以具有与底部堆叠结构200一致的堆叠层结构，从而能够在后续的工艺中进行一致处理。

在如图2所示出的结构中，上层堆叠结构300中已经形成有上层沟道通孔310。上层沟道通孔310与底部沟道通孔210相连通且上层沟道通孔310暴露插塞结构218的上表面。本领域技术人员可以通过现有或将有的刻蚀方法刻蚀上层堆叠结构300以形成上述上层沟道通孔310，在此不作限定。进一步的，从图2中可以看出，上层沟道通孔310顺延至插塞结构218的上表面的一部分，但由于插塞结构218的材质可以为多晶硅，在形成上层沟道通孔310的时候，虽然插塞结构218的上表面存在一部分被刻蚀，但多晶硅材质的插塞结构仍然能够作为刻蚀的接触停止层，使得上层沟道通孔不再继续加深。更进一步地，由于已经将三维存储器的堆叠结构分为若干部分分别形成，上层堆叠结构300的堆叠层数可以根据需要设置为32层、64层、128层等，对于现有的工艺而言，能够较为容易地形成形貌较优的上层沟道通孔310。

请进一步参考图3，图3示出了在上述上层沟道通孔310中形成上层电荷存储层311的结构示意图。进一步的，上层电荷存储层311可以包括与上层堆叠结构300(也就是与上层沟道通孔310的侧壁)接触的阻挡层312、电荷捕获层313和隧穿层314，其中电荷捕获层313形成在阻挡层312和隧穿层314之间。上述阻挡层312可以为氧化物O，电荷捕获层313可以为氮化物N，上述隧穿层314可以为氧化物O，上层电荷存储层311可以用ONO结构来简述。需要注意的本领域技术人员应当可以根据现有或将有的技术来选择上述阻挡层312、电荷捕获层313和隧穿层314的材质，以使该上层电荷存储层311能够存储电荷，从而能够实现三维存储器的读写等功能，在此不作限定，上述ONO的举例仅为示意性，而非对本发明保护范围的限定。

上层电荷存储层311形成在上层沟道通孔310的侧壁以及插塞结构218的上表面，形成上层电荷存储层311的工艺可以根据现有或将有的方法实现，在此不作限定。在如图3所示出的结构中，在隧穿层314的表面还一并形成有保护层315。可以理解的是，在最终所形成的三维存储器中，形成在隧穿层314的侧表面的为沟道介质层，此处，可以将保护层315视为最终形成的上层沟道介质层的牺牲层。

如上所述，由于将沟道通孔中的各种介质层分为底部段和上层段分别形成，底部的电荷存储层212和上层电荷存储层311之间电气隔离，尤其是底部的电荷捕获层214和上层的电荷捕获层313之间被间隔开，并不实际接触。可以理解的是，虽然底部的电荷捕获层214和上层的电荷捕获层313之间没有电性连接关系，但并不会对三维存储器的实际存储功能有所影响。

虽然上层的电荷捕获层和底部的电荷捕获层之间非电性导通并不会对三维存储器的实际存储功能有所影响，但在整个连通的沟道通孔中，希望其中的沟道介质是上下连通的，不然会造成三维存储器无法正常使用。因此，请参考图4-图8以理解本发明所提供的制造方法使上层沟道介质层和底部沟道介质层电性导通的工艺步骤，以使得所制造的三维存储器能够实现基本的存储功能和应有的电特性能。

图4-图8放大了底部堆叠结构200与上层堆叠结构300连接部分的结构。首先，请参考图4，图4示出了对插塞结构218上表面的上层电荷存储层311和保护层315进行刻蚀以形成缺口316的结构示意图。

形成缺口316是为了能够再次暴露出插塞结构218，因此，仅需要对插塞结构218上表面的上层电荷存储层311进行刻蚀，而不希望对上层沟道通孔310侧壁上的上层电荷存储层311进行误刻蚀。保护层315能够在刻蚀插塞结构218上表面的上层电荷存储层311时起到对侧壁处的上层电荷存储层311进行保护的作用。在一实施例中，保护层315的材质为多晶硅(Poly)，可以理解的是，上述对保护层的材质的举例并非是对保护层材质的限定，本领域技术人员可以采用现有或将有的其他对阻挡层、电荷捕获层、隧穿层材质均具有较优的刻蚀选择比的材质，从而能够在对插塞结构上部的电荷存储层进行时起到保护上层沟道通孔侧壁的电荷存储层的目的。

如上所述的，由于已经将三维存储器的堆叠结构分为若干部分分别形成，上层堆叠结构300的堆叠层数可以根据需要设置为32层、64层、128层等，对于现有的工艺而言，能够较为容易地对插塞结构218上表面的上层电荷存储层311和保护层315进行刻蚀，并且能够较为容易地刻穿上层电荷存储层311和保护层315停在插塞结构218上，以形成上述缺口316。可以理解的是，可以采用现有或将有的技术对上层电荷存储层311和保护层315进行刻蚀，在此不作限定。从图4中可以看出，缺口316顺延至插塞结构218的上表面的一部分，但由于插塞结构218的材质可以为多晶硅，在形成缺口316的时候，虽然插塞结构218的上表面存在一部分被刻蚀，但多晶硅材质的插塞结构仍然能够作为刻蚀的接触停止层，使得缺口316不再继续加深。

从图4所示出的结构中可以看出，上层沟道介质层的牺牲层即保护层315还未与底部沟道介质层216导通，因此还需要进行后道工艺。

请进一步参考图5，由于上述插塞结构218在多道前序工艺中多次作为刻蚀的接触停止层，认为上述插塞结构218的性能有所损伤，因此，在一优选的实施例中，在形成上述缺口316后，进一步地包括经由缺口316去除上述插塞结构218的工艺步骤。由于插塞结构218与底部沟道介质层216所导通，去除插塞结构218能够暴露出与底部沟道介质层216接触的面。可以理解的是，可以根据现有或将有的技术去除插塞结构，在此不作限定。

在一实施例中，由于保护层315和底部沟道介质层216以及插塞结构218可以均为多晶硅材质，因此，在去除插塞结构218时，无法选择性地进行刻蚀，因此，在去除插塞结构218时会对保护层315以及部分底部沟道介质层216造成影响。例如图5中所示出，底部沟道介质层216所暴露出的表面低于填充介质217的上表面，从而使得形成了凹陷3161，即对底部沟道介质层216进行过刻蚀造成的。

请继续参考图6，在图6所示出的实施例中，在去除插塞结构218并且暴露出能够与底部沟道介质层216接触的面后，虽然存在凹陷3161，仍然可以直接在底部沟道通孔210与上层沟道通孔310连接处的沟道孔侧壁以及底部的填充介质217的上方一并沉积沟道介质，以形成沟道介质连接结构317。同时，由于保护层315一并被去除，可以在形成沟道介质连接层317的步骤中同步地在上层电荷存储层311的侧壁形成上层沟道介质层318。上层沟道介质层318通过沟道介质连接结构317与底部沟道介质层216电性导通。

在上述的实施例中，在沉积沟道介质的时候可以通过将凹陷3161填满的方式在原本的凹陷处一并沉积到沟道介质，从而使得所沉积的沟道介质3171能够与底部沟道介质层216相接触，以电性导通底部沟道介质层216与上层沟道介质层。在上述的实施例中，所沉积的沟道介质可以是多晶硅，并且可以通过沉积大晶格的多晶硅(厚度较厚)，随后对多晶硅进行回刻来满足沟道介质层的厚度尺寸。通过先行沉积大晶格的多晶硅能够有效地提升沟道介质的电特性能。

由于上层电荷存储层311一并形成在原插塞结构218的上表面，并且在对上层电荷存储层311进行刻蚀时仍然保留了部分插塞结构218上表面的上层电荷存储层311，因此，在形成沟道介质连接结构317的过程中，虽然沟道介质连接结构317覆盖沟道孔的侧表面，但沟道介质连接结构317并非竖直地形成在沟道孔的侧表面，由于要一并覆盖原本插塞结构218上表面的上层电荷存储层311，所形成的沟道介质连接结构317呈现沙漏状。

请参考图7，在如图7所示出的另一实施例中，在去除插塞结构218并且暴露出能够与底部沟道介质层216接触的面后，由于存在凹陷3161，为了消除凹陷3161的存在导致沟道介质在沉积时无法与侧壁处的底部沟道介质层216接触的可能性，从而导致沟道介质层隔断的缺陷，优选地，本发明所提供的制作方法还包括对填充介质217上表面进行刻蚀。如图7中虚线框区域为被刻蚀的填充介质的区域，在对填充介质217进行刻蚀后，使得填充介质217的上表面与暴露出的底部沟道介质层216的表面齐平，从而消除凹陷3161的存在。

在消除了凹陷3161后，请参考图8，能够在底部沟道通孔210与上层沟道通孔310连接处的沟道孔侧壁以及底部的填充介质217的上方一并沉积沟道介质，以形成沟道介质连接结构317。同时，由于保护层315一并被去除，可以在形成沟道介质连接层317的步骤中同步地在上层电荷存储层311的侧壁形成上层沟道介质层318。上层沟道介质层318通过沟道介质连接结构317与底部沟道介质层216电性导通。

由于已经消除了凹陷3161，暴露了底部沟道介质层216，所形成的沟道介质连接结构317能够很容易地与底部沟道介质层216接触，从而使得沟道介质连接结构317能够起到连接上层沟道介质层318与底部沟道介质层216的作用。在上述的实施例中，所沉积的沟道介质可以是多晶硅，并且可以通过沉积大晶格的多晶硅(厚度较厚)，随后对多晶硅进行回刻来满足沟道介质层的厚度尺寸。通过先行沉积大晶格的多晶硅能够有效地提升沟道介质的电特性能。

为了形成大容量的三维存储器，需要将三维存储器的堆叠结构的层数成倍扩大，因此在形成沿高度方向贯穿堆叠结构的沟道通孔时容易造成偏差，导致三维存储器的性能下降。本发明通过将堆叠结构分为上下多个部分分别形成，并且在最底部的堆叠结构中先行形成与衬底导通的沟道介质层，随后在形成上层堆叠层的过程中，通过形成沟道介质连接结构将上层堆叠层沟道通孔中的上层介质层与底部与衬底导通的沟道介质层电性连接，从而能够使得整个沟道通孔中的沟道介质层上下电性导通，并且能够与底部衬底导通，保证三维存储器的点特性能。

在另一实施例中，虽未在附图中示出，可以在形成沟道介质连接结构317和后在上层沟道通孔310中填充上层的填充介质，并且在上层的填充介质的上表面形成上层插塞结构，上层插塞结构与上层堆叠结构300的上表面齐平，因此，在形成上层插塞结构后，可以继续在上层堆叠结构300的上表面上堆叠多个堆叠结构，同时可以采用与形成上层堆叠结构300相同的方法形成与上层堆叠结构300相同的堆叠结构，相邻两个堆叠结构的连接处的沟道介质通过沟道介质连接结构电性导通，使得整个堆叠结构的整个沟道孔的沟道介质层均电性导通。

通过上述方法，将堆叠层数激增的堆叠结构分为多个部分形成，每个部分的堆叠结构的堆叠层数降低使得堆叠结构的形成可以在保证沟道通孔性能的情况下兼容地采用现有工艺，从而降低了制造工艺的成本。

本发明还提供了一种经由上述制造方法制造而成的三维存储器结构，经由本发明所制造而成的三维存储器结构可以具有堆叠层数量较大的堆叠结构，沿高度方向贯穿整个堆叠结构的沟道通孔中包含多段电荷存储层和沟道介质层，电荷存储层之间彼此电气隔离，沟道介质层之间通过沟道介质连接结构电性导通，沟道介质连接结构呈沙漏状，并且在最底部的沟道介质层通过底部的外延结构与衬底电性导通，从而能够保证整个沟道通孔中的各介质层在三维存储器的各种读写操作时能够发挥应有的电特性能。

因此，已经描述了三维存储器结构及其制造方法的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。

应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。

在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。