阅读说明：本技术 半导体存储装置及其制造方法 (Semiconductor memory device and method of manufacturing the same ) 是由 福岛崇 藤田淳也 南云俊治 于 2019-02-14 设计创作，主要内容包括：实施方式提供一种半导体存储装置及其制造方法,降低在半导体存储装置所含的周边电路元件产生不良的概率。实施方式的半导体存储装置(1)具备：半导体衬底(21),具有第1面；第1半导体层(41),设置在所述半导体衬底的所述第1面的第1区域上；晶体管(51),设置在所述第1半导体层的上方；第2半导体层(41),设置在所述半导体衬底的所述第1面的第2区域上；层间绝缘体(42),设置在所述第1半导体层与所述第2半导体层之间；积层体,设置在所述半导体衬底的所述第1面的第3区域上,且包含交替积层的绝缘体(32)与导电体(31)。(Embodiments provide a semiconductor memory device and a method of manufacturing the same, which reduce the probability of defects occurring in peripheral circuit elements included in the semiconductor memory device. A semiconductor memory device (1) according to an embodiment includes: a semiconductor substrate (21) having a 1 st surface; a 1 st semiconductor layer (41) provided on a 1 st region of the 1 st face of the semiconductor substrate; a transistor (51) provided above the 1 st semiconductor layer; a 2 nd semiconductor layer (41) provided on a 2 nd region of the 1 st face of the semiconductor substrate; an interlayer insulator (42) disposed between the 1 st semiconductor layer and the 2 nd semiconductor layer; and a multilayer body provided on the 3 rd region of the 1 st surface of the semiconductor substrate and including insulators (32) and conductors (31) stacked alternately.)

半导体存储装置及其制造方法

[相关申请案]

本申请案享有将日本专利申请案2018-166834号(申请日期：2018年9月6日)作为基础申请案的优先权。因参照该基础申请案，故本申请案包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有一种将存储单元三维地积层而成的NAND型闪速存储器。

发明内容

实施方式提供半导体存储装置及其制造方法，降低在半导体存储装置所含的周边电路元件产生不良的概率。

实施方式的半导体存储装置具备：半导体衬底，具有第1面；第1半导体层，设置在所述半导体衬底的所述第1面的第1区域上；晶体管，设置在所述第1半导体层的上方；第2半导体层，设置在所述半导体衬底的所述第1面的第2区域上；绝缘体，设置在所述第1半导体层与所述第2半导体层之间；以及积层体，设置在所述半导体衬底的所述第1面的第3区域上，并包含交替积层的绝缘体与导电体。

附图说明

图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的电路构成的一例的框图。

图3是表示第1实施方式的半导体存储装置的剖面结构的一例的剖视图。

图4是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图5是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图6是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图7是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图8是表示在第1实施方式的半导体存储装置的制造步骤中的周边电路部的图案化的形状的一例的俯视图。

图9是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图10是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图11是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图12是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图13是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图14是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图15是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图16是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图17是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图18是表示第1实施方式的变化例的半导体存储装置的制造步骤的一例的剖视图。

图19是表示第1实施方式的变化例的半导体存储装置的制造步骤的一例的剖视图。

图20是表示第2实施方式的半导体存储装置的剖面结构的一例的剖视图。

图21是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图22是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图23是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图24是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图25是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图26是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图27是表示第2实施方式的半导体存储装置的制造步骤的一例的剖视图。

图28是表示第3实施方式的半导体存储装置的剖面结构的一例的剖视图。

图29是表示第4实施方式的半导体存储装置的剖面结构的一例的剖视图。

具体实施方式

以下，参照图式对实施方式进行说明。实施方式举例说明用来将发明的技术性思想具体化的装置或方法。图式是示意图或概念图，各图式的尺寸及比例等不一定与现实相同。另外，不应通过构成要素的形状、结构、配置等特定本发明的技术思想。并且，在以下的说明中，对具有大致相同的功能及构成的构成要素附上相同符号。

[第1实施方式]

以下，对第1实施方式的半导体存储装置1进行说明。

[构成例]

(1)半导体存储装置的整体构成

图1表示第1实施方式的半导体存储装置1的整体构成的一例。第1实施方式的半导体存储装置1例如是一种NAND型闪速存储器，能够被外部的存储器控制器2控制，并非易失地存储数据。

半导体存储装置1如图1所示，例如包含存储单元阵列11与周边电路。周边电路例如包含行解码器12、感测放大器13、及定序器14。

存储单元阵列11包含多个块BLK0～BLKn(n是1以上的整数)。块BLK是非易失性存储单元的集合，例如被作为数据的删除单位使用。在存储单元阵列11中设置了多条位线及多条字线。各存储单元关联于一条位线及一条字线。

行解码器12根据半导体存储装置1从存储器控制器2收到的地址信息ADD选择一个块BLK。随后行解码器12例如向各条被选择的字线与非选择的字线施加某种电压。

感测放大器13在写入动作中保存半导体存储装置1从存储器控制器2收到的写入数据DAT，根据写入数据DAT向位线施加某种电压。另外，感测放大器13在读出动作中，根据位线的电压判定存储于存储单元中的数据，将根据判定结果得出的读出数据DAT输出至存储器控制器2。

定序器14根据半导体存储装置1从存储器控制器2收到的指令CMD控制半导体存储装置1整体的动作。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。例如，在半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪忙碌信号RBn、及输入输出信号I/O。输入输出信号I/O例如是8比特的信号，可包含指令CMD、地址信息ADD、及数据DAT等。

指令锁存使能信号CLE是表示半导体存储装置1收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1收到的信号I/O为地址信息ADD的信号。写入使能信号WEn是通过输入输入输出信号I/O来命令半导体存储装置1的信号。读出使能信号REn是通过输出输入输出信号I/O来命令半导体存储装置1的信号。就绪忙碌信号RBn是向存储器控制器2通知半导体存储装置1处于受理来自存储器控制器2的命令的就绪状态还是处于不受理命令的忙碌状态的信号。

以上说明的半导体存储装置1及存储器控制器2可通过这两者的组合构成一个半导体存储装置。作为这种半导体存储装置，可列举例如SD^TM卡之类的存储卡、及SSD(SolidState Drive，固态硬盘)等。

(2)半导体存储装置的存储单元阵列

图2中作为图1所示的存储单元阵列11的电路构成的一例，表示存储单元阵列11所含的多个块BLK中的一个块BLK的电路构成。

如图2所示，块BLK例如包含四个串单元SU0～SU3。各串单元SU包含多个NAND串NS。多个NAND串NS分别关联于位线BL0～BLm(m是1以上的整数)中对应的位线BL，且例如包含存储单元晶体管MT0～MT7及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，且非易失地存储数据。各选择晶体管ST1及ST2用于选择各种动作时的串单元SU。

多个NAND串NS的各个中，选择晶体管ST1的漏极连接于所述对应的位线BL。存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。选择晶体管ST2的源极连接于源极线SL。

在相同块BLK所含的多个NAND串NS之间，各NAND串NS所含的各存储单元晶体管MT0～MT7的控制栅极共通连接于字线WL0～WL7中对应的字线WL。各串单元SU0～SU3所含的各多个NAND串NS的选择晶体管ST1的栅极共通连接于与各串单元SU对应的选择栅极线SGD0～SGD3。在相同块BLK所含的多个NAND串NS之间，各NAND串NS所含的各个选择晶体管ST2的栅极，共通连接于选择栅极线SGS。

各位线BL共通连接多个串单元SU间对应的NAND串NS的选择晶体管ST1的漏极。各字线WL0～WL7设置在每个块BLK中。源极线SL是在多个串单元SU间共用的。

在一个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合，例如称作单元组CU。在例如单元组CU内的各个存储单元晶体管MT存储1比特数据的情况下，相当于该单元组CU的存储容量的数据，例如称作“一页数据”。

以上对存储单元阵列11的电路构成进行说明，但存储单元阵列11的电路构成并不限定于所述电路构成。例如，各块BLK包含的串单元SU的个数能够设计为任意个数。另外，可将各NAND串NS包含的各个存储单元晶体管MT及选择晶体管ST1及ST2设计为任意个数。字线WL及选择栅极线SGD及SGS的各条数，根据存储单元晶体管MT及选择晶体管ST1及ST2的个数进行变更。

(3)半导体存储装置的剖面结构

图3是表示第1实施方式的半导体存储装置1的剖面结构的一例的剖视图。以下，对图3所示的第1实施方式的半导体存储装置1的剖面结构的一例进行详细说明。

如图3所示，半导体存储装置1包含存储单元部100及周边电路部200。在存储单元部100上设置了存储单元阵列11，该存储单元阵列11由图2所示的存储单元晶体管MT三维排列而成。包含导电体31、绝缘体32、绝缘体33、保护膜34、及存储器支柱35的积层体构成存储单元阵列11的结构的一部分。在周边电路部200上，设置了图1所示的周边电路所含的、作为周边电路元件的MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管51。

半导体存储装置1包含半导体衬底21。半导体衬底21例如是单晶硅。以下，在半导体衬底21的表面中，将形成存储单元阵列11及晶体管51的表面称为半导体衬底21的上表面。在本说明书中，为了方便说明，在积层方向(图3的上下方向)中，将远离半导体衬底21的上表面的方向设为“上”，将接近半导体衬底21的上表面的方向设为“下”，但该记法是为了方便，与重力的方向没有关系。

在图3所示的半导体存储装置1的剖面结构的一例中，在半导体衬底21的上表面上设置了保护膜22。保护膜22例如是氮化硅SiN或添加了碳的氧化硅SiCO等。

在保护膜22的上表面上，在各导电体之间隔着绝缘体32依次积层导电体31。绝缘体32例如是氧化硅SiO₂等的氧化膜。

各导电体31作为一条字线WL或选择栅极线SGD、SGS发挥作用。一个导电体31与该导电体的上表面上的一个绝缘体32构成一个组，将各组设为一个段，导电体31及绝缘体32具有阶梯状的形状。在阶梯的各阶面中，接点CC设置在导电体31的上表面上。

在最上的导电体31的上表面上设置了绝缘体33。绝缘体33例如是氧化硅SiO₂等的氧化膜。在绝缘体33的上表面上设置了保护膜34。保护膜34例如是氮化硅SiN等的氮化膜。

在保护膜34、绝缘体33、导电体31、及绝缘体32中设置了存储器支柱35。存储器支柱35到达半导体衬底21，例如连接在扩散层(未图示)上，该扩散层形成于半导体衬底21的上表面的区域。扩散层含有杂质，作为源极线SL发挥作用。存储器支柱35例如包含：阻挡绝缘膜351、电荷蓄积层352、隧道氧化膜353、及半导体构件354。存储器支柱35的与一个导电体31相交的部分作为一个存储单元晶体管MT、一个选择晶体管ST1、或一个选择晶体管ST2发挥作用。在存储器支柱35的上表面上设置了接点CH。

贯穿保护膜22的一部分(第1区域)，设置了半导体(半导体层)41。半导体41例如沿着积层方向延伸，到达半导体衬底21。

如图3所示，在半导体41中，例如与半导体41的最上表面的第1方向的长度相比，第1方向的长度越往下方越小。但是，半导体41的形状并不限定于此。例如，半导体41也可为如下任意形状：在下方具有一部分，该部分具有比半导体41的最上表面的第1方向的长度小的第1方向的长度。具有比最上表面的第1方向的长度小的第1方向的长度的部分也可为例如半导体41的最下表面。并且，所谓第1方向，是平行于半导体41的最上表面的任意方向，如上所述在比较第1方向的长度时，是在图3所示的例如垂直于半导体衬底21的同一个剖面上进行比较的。

如图3所示，半导体41的最上表面位于半导体衬底21的最上表面的更上方。另外，半导体41的最上表面的位置也可根据构筑在存储单元部100上的积层体的任意部分在积层方向上的位置而定。例如半导体41的最上表面也可位于所述积层体的积层方向上的中间位置的更上方。或者，半导体41的最上表面也可位于在积层方向上与所述积层体的最上表面相同的位置。或者，半导体41的最上表面也可位于在积层方向上距所述积层体的最上表面某范围内的位置。

在各半导体41的上表面上设置了晶体管51。晶体管51包含半导体41的上表面上的栅极绝缘体、栅极绝缘体的上表面上的栅电极、隔着半导体41的栅极绝缘体下方的区域的一对源极/漏极区域。接点CC连接于栅电极的上表面、及各源极/漏极区域。并且，在图3中表示了晶体管51设置在半导体41的上表面上的例，但晶体管51也可例如隔着任意层设置在半导体41的上方的任意位置。另外，晶体管51在积层方向上的位置可根据构筑于存储单元部100的积层体的任意部分在积层方向上的位置而定。例如，晶体管51在积层方向上的位置可位于所述积层体的积层方向上的中间位置的更上方。或者，晶体管51在积层方向上的位置可位于所述积层体的最上表面的更上方。或者，晶体管51在积层方向上的位置可位于在积层方向上距所述积层体的最上表面某范围内的位置。

在保护膜22的上表面上的区域中，在未设置导电体31、绝缘体32、绝缘体33、保护膜34、存储器支柱35、接点CC及CH、半导体41、及晶体管51的部分形成了层间绝缘体42。层间绝缘体42例如是氧化硅SiO₂。

此外，所述对半导体存储装置1包含保护膜22的例进行了说明，但本实施方式的半导体存储装置不一定需要保护膜22。另外，在所述中，对通过设置在半导体衬底21中的扩散层形成存储单元阵列11的源极线SL的例进行了说明。然而，对于设置在存储单元部100且构成存储单元阵列11的结构的一部分的积层体来说，存储单元阵列11的源极线SL可通过半导体衬底21形成。像这样设置在存储单元部100的积层体只要构成存储单元阵列11的结构的一部分，那么就可具有任意结构。

[制造方法]

图4至图17是表示第1实施方式的半导体存储装置1的制造步骤的一例的剖视图。

首先，如图4所示，在半导体衬底21的上表面上形成保护膜22，在保护膜22的上表面上交替地积层置换构件(牺牲层)36与绝缘体32。置换构件36例如是氮化硅SiN等的氮化膜。置换构件36形成的层数与例如对应NAND串NS的字线WL及选择栅极线SGD、SGS的条数相对应。进而，在最上的置换构件36的上表面上形成绝缘体33，在绝缘体33的上表面上形成保护膜34。此外，在图4至图17中，对半导体存储装置1包含保护膜22的例进行说明，但如上所述本实施方式的半导体存储装置不一定需要保护膜22，在这个情况下，例如可直接在半导体衬底21的上表面上交替地积层置换构件36与绝缘体32。

接着，如图5所示，例如通过光刻步骤及蚀刻，在图4所示的结构上形成阶梯部分。更具体地说，任意置换构件36形成具有不与位于该置换构件36的上层的置换构件36、绝缘体32、绝缘体33、及保护膜34重叠的部分的结构。另外，保护膜22的一部分露出。在每一段如此形成的阶梯部分中形成一个阶面，各个朝向电极的接点可形成在各阶面上。

接着，如图6所示，在保护膜22露出的部分的上表面上及保护膜34的上表面上形成层间绝缘体42，通过CMP(Chemical Mechanical Polishing，化学机械抛光)等将层间绝缘体42的上表面平坦化。

接着，如图7所示，在经过目前为止的步骤所获得的结构上的整个表面上，形成具有某种图案的硬质遮罩43。具体地说，硬质遮罩43形成于层间绝缘体42的上表面上、及保护膜34的上表面上，且硬质遮罩43通过光刻步骤及蚀刻被图案化为某种形状。作为硬质遮罩43，可使用例如钨、非晶硅、或蓝宝石等无机材料。图8是从上面观察图7所示的结构时的俯视图，表示由硬质遮罩43所构成的周边电路部200的图案化的形状的一例。如图8所示，在硬质遮罩43的一部分中，具有到达层间绝缘体42的多个开口。开口例如是矩形形状。

接着，如图9所示，例如，通过使用了硬质遮罩43的RIE(Reactive Ion Etching，反应离子蚀刻)法，对层间绝缘体42进行蚀刻(图案化)。该蚀刻到达保护膜22，结果为在层间绝缘体42中形成孔40。孔40到达保护膜22。此外，在如上所述不使用保护膜22的情况下，所述蚀刻到达半导体衬底21。此时，为了不在露出的半导体衬底21的上表面上形成阻碍下文所述的结晶生长的物质(阻碍层)，而进行后处理。在所述蚀刻中，例如在孔40中所述第1方向的直径越往下方越小。

接着，如图10所示，通过继续进行使用图9说明的蚀刻，对通过所述蚀刻而露出的保护膜22进行蚀刻。该蚀刻到达半导体衬底21，最终，孔40的底面到达半导体衬底21的上表面。然后，去除硬质遮罩43。

接着，如图11所示，在经过目前为止的步骤所获得的结构上的整个表面上，形成非晶硅膜44。由此非晶硅膜44堆积在所述图案化的层间绝缘体42中的孔40内，并到达半导体衬底21。非晶硅膜44设置于在孔40上露出的半导体衬底21的上表面上。此外，在非晶硅膜44的形成中，例如理想的是以通过进行300度以下的低温成膜使晶粒更小的方式进行成膜。

接着，如图12所示，利用退火处理在非晶硅膜44中使结晶生长，由此，结晶在孔40内沿着所述经图案化的层间绝缘体42的内壁从半导体衬底21的上表面上的部分向上方生长。通过结晶不断生长，孔40内的非晶硅膜44结晶化，结果形成半导体41。像这样形成的半导体41的侧面不具有刻面。另外，如上所述半导体衬底21是单晶，另一方面，半导体41因通过这种非晶硅膜44的退火处理而形成，所以成为多晶。结晶生长例如持续至非晶硅膜44的高于层间绝缘体42的位置的部分。在所述非晶硅膜44的形成中将晶粒缩小，以此维持半导体41的生长速度。此外，在这种固相生长的退火处理中，例如以550度、微减压H₂进行24小时的退火处理。图13表示所述退火处理结束时的剖视图的一例。

此外，所述退火处理可在如下处理后进行：向非晶硅膜44掺杂磷(P)及硼(B)，使磷(P)及硼(B)成为1E20atoms/cm³。由此能够提高所述结晶生长的速度。磷及硼的掺杂可通过例如在所述结晶生长之前将磷及硼离子注入进非晶硅膜44实现。或者，磷及硼的掺杂可通过在非晶硅膜44的形成时向CVD(Chemical Vapor Deposition，化学气相沉积)的装置的腔室内中的非晶硅材料气体混合磷及硼实现。

接着，如图14所示，通过蚀刻，去除残留的非晶硅膜44、及位于层间绝缘体42上部的半导体41。在以此方式形成的半导体41中，例如所述第1方向的直径越往下方越小。

接着，如图15所示，在经过目前为止的步骤所获得的结构上的整个表面上，形成层间绝缘体42的其他部分。接着，通过例如CMP将层间绝缘体42的上表面平坦化。

接着，如图16所示，通过各向异性蚀刻，形成存储器支柱35。具体地说，通过例如RIE法，贯穿(穿过)保护膜34、绝缘体33、交替积层的置换构件36及绝缘体32、及保护膜22，从保护膜34的上表面到达半导体衬底21，以此形成存储器孔(未图示)。随后，在存储器孔内形成阻挡绝缘膜351、电荷蓄积层352、隧道氧化膜353、及半导体构件354。另外，将置换构件36置换为导电体(导电构件)。更具体地说，首先形成狭缝(未图示)，通过经由该狭缝进行的湿式蚀刻而去除置换构件36，并在去除置换构件36后的空间内形成导电体。在去除该置换构件36的空间内形成的导电体对应例如图3所示的导电体31。狭缝通过例如与存储器孔相同的步骤同时形成。

接着，在层间绝缘体42的上表面上的整个表面上形成硬质遮罩45。随后，通过光刻步骤及蚀刻将硬质遮罩45图案化。通过图案化，去除硬质遮罩45在周边电路部200中的部分，层间绝缘体42在周边电路部200上露出。接着，通过使用了硬质遮罩45的蚀刻，去除层间绝缘体42露出的部分，由此半导体41的上表面露出。

接着，如图17所示，去除硬质遮罩45，并在半导体41的上表面上形成晶体管51。

接着，在经过目前为止的步骤所获得的结构的上表面的整个表面上，形成层间绝缘体42的其他部分。通过以上的步骤在所制造的结构中，在层间绝缘体42内形成用于如图3所示的接点CH及CC的接点孔。接点孔例如通过RIE等干式蚀刻形成。随后，通过在接点孔内形成导电体，形成接点CH及CC，经由接点CH及CC形成电路元件间的连接，以此制造半导体存储装置1。

[效果]

根据所述第1实施方式，晶体管51形成于半导体41的上方，该半导体41设置在半导体衬底21的上表面上。因此，例如在存储单元阵列11与晶体管51之间形成连接时所使用的、贯穿至层间绝缘体42的上表面的晶体管51一侧的接点CC的长度变短。由此，在形成这些接点CC时利用干式蚀刻处理所进行的加工更为容易，进而能够降低在晶体管51产生接触不良的概率。

另外，在所述第1实施方式中，在存储单元部100上构筑存储单元阵列11后，在周边电路部200上构筑晶体管51。通过这种顺序制造半导体存储装置1，由此晶体管51等的周边电路元件不会暴露于将存储单元阵列11构筑于存储单元部100时的热步骤。由此能够防止因周边电路部200以外的区域的热步骤而造成周边电路元件的性能降低。

进而，在所述第1实施方式中，半导体41的侧面沿着经图案化的层间绝缘体42的内壁形成。于此，能够通过进行所述图案化时的蚀刻，调整层间绝缘体42的内壁(孔40的内壁)相对于半导体衬底21的上表面的角度。因此，例如使层间绝缘体42的内壁尽可能垂直于半导体衬底21的上表面来进行图案化，以此使半导体41的侧面也形成为尽可能地垂直于半导体衬底21的上表面。因此，能够制造有效利用了半导体衬底21的上方的空间的半导体存储装置1。

[变化例]

所述中如图12所示，对通过退火处理在非晶硅膜44中使结晶生长，形成半导体41的例进行了说明。

然而，本实施方式并不限定于此。例如，在图4至图10所示的步骤后，如图18所示，可在气相中使半导体衬底21沿着层间绝缘体42的内壁外延生长，以此从半导体衬底21的上表面上的部分向上方形成半导体41。此时，能够通过控制外延生长时的条件，抑制在半导体41的侧面上产生刻面。外延生长持续至例如高于层间绝缘体42的位置的部分。此外，作为所述条件，例如使用1040度、DCS＝400cc、HCl＝1000cc、50Torr的条件。图19表示所述外延生长结束时的剖视图的一例。接着，通过蚀刻，去除位于比层间绝缘体42更上部的半导体41，形成图14所示的结构。以后，可通过图15至图17说明的步骤相同的步骤制造图3所示的半导体存储装置1。

[第2实施方式]

以下，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置的整体构成例如与图1所示的第1实施方式的整体构成相同。另外，第2实施方式的半导体存储装置包含的存储单元阵列的电路构成例如与图2所示的第1实施方式的电路构成相同。

[构成例]

图20是表示第2实施方式的半导体存储装置1的剖面结构的一例的剖视图。如图20所示，第2实施方式的半导体存储装置1包含存储单元部100及周边电路部300。存储单元部100具有与图3所示的第1实施方式的存储单元部100相同的构成。在周边电路部300中，形成于半导体衬底21的上表面上的半导体的形状与图3所示的第1实施方式的周边电路部200不同。

以下，对图20所示的第2实施方式的半导体存储装置1的剖面结构的一例，主要是对周边电路部300上的半导体衬底21的上表面上的半导体41a、41b的形状的详情进行说明。

如图20所示，半导体存储装置1包含半导体衬底21，在半导体衬底21的上表面上设置了保护膜22a。保护膜22a例如是氮化硅SiN或添加了碳的氧化硅SiCO等。于此，贯穿保护膜22a的一部分(第1区域)设置半导体41a。半导体41a沿着例如积层方向延伸，到达半导体衬底21。

在半导体41a的上表面上形成半导体41b。如图20所示，半导体41b中，例如与半导体41b的最上表面的第1方向上的长度相比，第1方向上的下方的长度更大。此外，所谓第1方向，是与半导体41b的最上表面平行的任意方向，如上所述在进行第1方向的长度的比较时，在如图20所示的例如垂直于半导体衬底21的同一个剖面上进行比较。此外，划分半导体41a及半导体41b只是为了方便起见，半导体41a及半导体41b在图20所示的结构中可以是同一个半导体的一部分。半导体41b的最上表面的位置与第1实施方式中说明的位置相同，可根据构筑在存储单元部100上的积层体的任意部分在积层方向上的位置而定。在半导体41b的上表面上设置了晶体管51。此外，在图20中表示了晶体管51设置在半导体41b的上表面上的例，但晶体管51也可例如隔着任意层设置在半导体41b的上方的任意位置上。另外，晶体管51的积层方向上的位置与在第1实施方式中说明的位置相同，可根据构筑在存储单元部100的积层体的任意部分在积层方向上的位置而定。

此外，半导体41a及半导体41b沿着积层方向的高度可为任意高度。例如，半导体41a的最上表面位于与半导体衬底21的上表面在积层方向上相同的位置，所以半导体41b的最下表面可位于与半导体衬底21的上表面在积层方向上相同的位置。

[制造方法]

图21至图27是表示第2实施方式的半导体存储装置1的制造步骤的一例的剖视图。以下，以与第1实施方式中说明的制造步骤不同的点为中心，对第2实施方式的半导体存储装置1的制造步骤进行说明。

首先，进行与使用图4至图10说明的步骤相同的步骤。但是，在使用图7说明的硬质遮罩43的形成中，如图21所示，通过例如光刻步骤及蚀刻，去除硬质遮罩43在周边电路部300中的部分，以此进行硬质遮罩43的图案化，在周边电路部300的整个区域上使层间绝缘体42的上表面露出。由此，在使用图9及图10说明的层间绝缘体42的蚀刻中，在周边电路部300的整个区域上蚀刻到达半导体衬底21。随后，去除硬质遮罩43。

接着，如图22所示，通过与使用图18说明的步骤相同的步骤，在气相中使半导体衬底21沿着层间绝缘体42的内壁外延生长，以此从半导体衬底21的上表面上的部分向上方形成半导体41c。此时，与使用图18的说明同样地，能够通过控制外延生长时的条件，抑制在半导体41c的侧面产生刻面。外延生长持续至例如高于层间绝缘体42的位置的部分。接着，通过蚀刻去除位于比层间绝缘体42更上部的半导体41c。

接着，如图23所示，通过与使用图15说明的步骤相同的步骤，在保护膜34的上表面上、层间绝缘体42的上表面上、及半导体41c的上表面上形成层间绝缘体42的其他部分，通过CMP将层间绝缘体42的上表面平坦化。

接着，如图24所示，通过一个步骤，形成存储器支柱35。该步骤与使用图16说明的步骤相同。接着，在经过目前为止的步骤所获得的结构上的整个表面上，形成例如氮化硅SiN等的氮化膜的保护膜46。接着，在保护膜46的上表面上形成硬质遮罩47。通过光刻步骤及蚀刻，去除硬质遮罩47中用于元件分离的作为沟槽50的部分，以此进行硬质遮罩47的图案化。作为硬质遮罩47例如使用钨、非晶硅、或蓝宝石等无机材料。

接着，如图25所示，例如通过使用了硬质遮罩47的RIE法，对保护膜46、层间绝缘体42、及半导体41c进行蚀刻(图案化)。此外，该蚀刻能够进行至积层方向上的半导体41c中的任意位置。例如该蚀刻可进行至如下位置：对于将来施加的电压，相邻的晶体管51之间能够维持元件电分离。通过所述蚀刻，在半导体41c中形成沟槽50。在通过所述蚀刻而经图案化的半导体41c中，位于比沟槽50的下表面更上方的部分对应半导体41b，位于比沟槽50的下表面更下方的部分对应半导体41a。在所述蚀刻中，例如沟槽50中所述第1方向的直径越往下方越小。这种情况下，半导体41b中所述第1方向的直径越往下方越大。

接着，如图26所示，去除硬质遮罩47。层间绝缘体42堆积在沟槽50内。层间绝缘体42的堆积持续至例如高于保护膜46的位置的部分。通过CMP等去除堆积至比保护膜46的上表面更上的位置的层间绝缘体42。随后，去除保护膜46。

接着，如图27所示形成硬质遮罩48。随后，通过光刻步骤及蚀刻将硬质遮罩48图案化。通过图案化，去除硬质遮罩48在周边电路部300中的部分，在周边电路部300上层间绝缘体42露出。接着，通过使用了硬质遮罩48的蚀刻，去除层间绝缘体42露出的部分，由此半导体41b的上表面露出。

接着，去除硬质遮罩48，在半导体41b的上表面上形成晶体管51，如图20所示，形成接点CC等，获得如图20所示的半导体存储装置1。

此外，所述中，对在使用图16说明的构筑存储单元部100的步骤后，进行蚀刻半导体41c的步骤的情况进行了说明，但半导体41c的蚀刻的步骤也可在使用图16说明的构筑存储单元部100的步骤前进行。另外，所述中，对通过半导体衬底21的气相生长形成半导体41c的例进行了说明，但半导体41c可像用图11至图13说明的那样，通过退火处理在非晶硅膜上使结晶生长而形成。

[效果]

根据所述第2实施方式，与第1实施方式类似，晶体管51形成于半导体41a及半导体41b的上方，该半导体41a及半导体41b设置在半导体衬底21的上表面上。另外，在所述第2实施方式中，也与第1实施方式相同，在存储单元部100上构筑存储单元阵列11后，在周边电路部300上构筑晶体管51。进而，在所述第2实施方式中，与第1实施方式类似，半导体41a中靠近存储单元部100一侧的侧面沿着经图案化的层间绝缘体42的内壁形成。因此，在第2实施方式的半导体存储装置1中，也取得与第1实施方式中说明的效果相同的效果。

[第3实施方式]

以下，对第3实施方式的半导体存储装置进行说明。第3实施方式的半导体存储装置的整体构成例如与图1所示的第1实施方式的整体构成相同。另外，第3实施方式的半导体存储装置包含的存储单元阵列的电路构成，与例如图2所示的第1实施方式的电路构成相同。

图28是表示第3实施方式的半导体存储装置1的剖面结构的一例的剖视图。如图28所示，第3实施方式的半导体存储装置1包含存储单元部100及周边电路部400。存储单元部100具有与图3所示的第1实施方式的存储单元部100相同的构成。周边电路部400包含第1周边电路部400a及第2周边电路部400b。第1周边电路部400a具有与图3所示的第1实施方式的周边电路部200相同的构成，第2周边电路部400b具有与图20所示的第2实施方式的周边电路部300相同的构成。此外，图28所示的周边电路部400的构成只不过是一例。例如，周边电路部400可采取如下构成：在周边电路部400中的任意区域分别具有第1周边电路部400a与第2周边电路部400b。

在第3实施方式的半导体存储装置1的制造中，首先，也进行与使用图4至图10说明的步骤相同的步骤。但是，在使用图7说明的硬质遮罩43的形成中，通过例如光刻步骤及蚀刻，在硬质遮罩43在第1周边电路部400a中的部分上以形成与使用图7说明的图案化相同的方式进行图案化。另一方面，在硬质遮罩43于第2周边电路部400b中的部分中，以与图21同样地，去除硬质遮罩43在第2周边电路部400b中的部分的方式，进行硬质遮罩43的图案化，从而在第2周边电路部400b的整个区域露出层间绝缘体42的上表面。由此，在使用图9及图10说明的层间绝缘体42的蚀刻中，在第1周边电路部400a上以与图10所示的类似的图案，蚀刻到达半导体衬底21，另一方面，在第2周边电路部400b上与图21同样地，在第2周边电路部400b的整个区域上蚀刻到达半导体衬底21。

接着，通过与使用图18及图22说明的步骤相同的步骤，在气相中使半导体衬底21沿着层间绝缘体42的内壁外延生长，以此从半导体衬底21的上表面上的部分向上方形成半导体。此时，能够与使用图18的说明同样地，通过控制外延生长时的条件，抑制在半导体的侧面产生刻面。外延生长例如持续至高于层间绝缘体42的位置的部分。接着，通过蚀刻去除位于比层间绝缘体42更上部的半导体。

接着，同时与使用图15至图17说明的步骤相同的步骤、及与使用图23至图27说明的步骤相同的步骤。之后，在半导体的上表面上形成晶体管51，如图3及图20所示形成接点CC等，获得如图28所示的半导体存储装置1。

此外，所述中，对在使用图16说明的构筑存储单元部100的步骤后，进行在第2周边电路部400b上的半导体的蚀刻的步骤的情况进行了说明，但在第2周边电路部400b上的半导体的蚀刻的步骤，也可在使用图16说明的构筑存储单元部100的步骤前进行。另外，所述中对通过半导体衬底21的气相生长形成半导体的例进行了说明，但半导体也可通过用图11至图13说明的那样通过退火处理在非晶硅膜上使结晶生长而形成。

根据所述第3实施方式，与第1实施方式类似，晶体管51形成于半导体的上方，该半导体设置在半导体衬底21的上表面上。另外，在所述第3实施方式中，也与第1实施方式相同，在存储单元部100上构筑存储单元阵列11之后，在周边电路部400上构筑晶体管51。进而，在所述第3实施方式中，与第1实施方式类似，半导体中靠近存储单元部100一侧的侧面沿着经图案化的层间绝缘体42的内壁形成。因此，在第3实施方式的半导体存储装置1中也可取得与在第1实施方式中说明的效果相同的效果。

[第4实施方式]

以下，对第4实施方式的半导体存储装置进行说明。第4实施方式的半导体存储装置的整体构成例如与图1所示的第1实施方式的整体构成相同。另外，第4实施方式的半导体存储装置包含的存储单元阵列的电路构成例如与图2所示的第1实施方式的电路构成相同。

图29是表示第4实施方式的半导体存储装置1的剖面结构的一例的剖视图。如图29所示，第4实施方式的半导体存储装置1包含存储单元部100及周边电路部500。存储单元部100具有与图3所示的第1实施方式的存储单元部100相同的构成。在周边电路部500中，形成于半导体衬底21的上表面上的半导体的形状与图3所示的第1实施方式的周边电路部200不同。

以下，对图29所示的第4实施方式的半导体存储装置1的剖面结构的一例，主要是对在周边电路部500上的半导体衬底21的上表面上的半导体41d的形状的详情进行说明。

如图29所示，半导体存储装置1包含半导体衬底21，在半导体衬底21的上表面上设置保护膜22b。保护膜22b例如是氮化硅SiN或添加了碳的氧化硅SiCO等。于此，贯穿保护膜22b的一部分(第1区域)设置半导体41d。半导体41d沿着例如积层方向延伸，到达半导体衬底21。半导体41d的侧面具有基于半导体衬底21的结晶结构的角度的刻面。半导体41d的最上表面的位置与在第1实施方式中说明的位置相同，根据构筑在存储单元部100上的积层体的任意部分在积层方向上的位置而定。在半导体41d的上表面上设置晶体管51。此外，在图29中，表示了晶体管51设置在半导体41d的上表面上的例，但晶体管51也可例如隔着任意层设置在半导体41d的上方的任意位置。另外，晶体管51在积层方向上的位置与在第1实施方式中说明的位置相同，可根据构筑在存储单元部100的积层体的任意部分在积层方向上的位置而定。

此外，在图29中，表示了在半导体41d的上表面上设置一个晶体管51的例，但在半导体41d的上表面上也可设置多个晶体管51。在这种情况下，半导体41d包含例如：位于下方且具有刻面的第1半导体部分，及像用图20说明的那样，位于第1半导体部分的上表面上，且例如与最上表面的第1方向的长度相比第1方向的长度越往下方越大的第2半导体部分。

在第4实施方式的半导体存储装置1的制造中，首先进行与使用图4至图10说明的步骤相同的步骤。但是，在使用图7说明的硬质遮罩43的形成中，例如通过光刻步骤及蚀刻，去除硬质遮罩43在周边电路部500中的部分，以此进行硬质遮罩43的图案化，在周边电路部500的整个区域上露出层间绝缘体42的上表面。由此，在使用图9及图10说明的层间绝缘体42的蚀刻中，在周边电路部500的整个区域上蚀刻到达半导体衬底21。

接着，通过在气相中使半导体衬底21在周边电路部500的整个区域上外延生长，从半导体衬底21的上表面上的部分向上方形成半导体41d。通过这种外延生长形成的半导体41d的侧面通常具有基于半导体衬底21的结晶结构的角度的刻面。在半导体41d的形成中，例如使外延生长持续至在积层方向上的任意位置后，通过例如CMP等将半导体41d的上表面平坦化。

以后，可通过与使用图15至图17说明的步骤相同的步骤制造如图29所示的半导体存储装置1。

根据所述第4实施方式，与第1实施方式类似，晶体管51形成于半导体41d的上方，该半导体41d设置在半导体衬底21的上表面上。另外，在所述第4实施方式中，也与第1实施方式相同，在存储单元部100上构筑存储单元阵列11之后，在周边电路部500上构筑晶体管51。因此，根据第4实施方式，使用与对应这些构成及步骤于第1实施方式中说明的效果相同的效果。

[其他实施方式]

在本说明书中所谓“连接”，表示电连接，但并不排除例如之间介置其他元件的情况。

所述中说明了多个实施方式，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、及变更。这些实施方式及其变化，包含在发明的范围及要旨内，并且包含在与权利要求中记载的发明均等的范围内。

[符号的说明]

1 半导体存储装置

11 存储单元阵列

12 行解码器

13 感测放大器

14 定序器

2 存储器控制器

BLK 块

SU 串单元

NS NAND串

CU 单元组

BL 位线

WL 字线

SGD 选择栅极线

SL 源极线

MT 存储单元晶体管

ST 选择晶体管

21 半导体衬底

22、22a、22b、34、46 保护膜

31 导电体

32、33 绝缘体

35 存储器支柱

351 阻挡绝缘膜

352 电荷蓄积层

353 隧道氧化膜

354 半导体构件

36 置换构件

40 孔

41、41a、41b、41c、41d 半导体

42 层间绝缘体

43、45、47、48 硬质遮罩

44 非晶硅膜

50 沟槽

51 晶体管

100 存储单元部

200、300、400、500 周边电路部

400a 第1周边电路部

400b 第2周边电路部

CC、CH 接点