阅读说明：本技术 沟槽栅极高压晶体管、集成电路及其形成方法 (Trench gate high voltage transistor, integrated circuit and forming method thereof ) 是由 吴伟成 亚历山大·卡尔尼斯基 张健宏 于 2019-06-25 设计创作，主要内容包括：本申请的多个实施例涉及IC及相关的形成方法。在一些实施例中,IC包括集成到衬底中的存储器区域和逻辑区域。存储器单元结构设置在所述存储器区域上。多个逻辑器件设置在所述逻辑区域上。第一逻辑器件包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第一逻辑栅极电介质设置为沿着衬底的逻辑器件沟槽的表面,并且第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。通过将第一逻辑栅电极布置在逻辑器件沟槽内,可以改善由随后的平坦化工艺所导致的金属层损耗、生成的薄层电阻、阈值电压变化及失配问题。本发明的实施例还提供了沟槽栅极高压晶体管。(Various embodiments of the present application relate to ICs and related methods of formation. In some embodiments, the IC includes a memory region and a logic region integrated into the substrate. A memory cell structure is disposed on the memory region. A plurality of logic devices is disposed on the logic region. The first logic device includes a first logic gate electrode separated from the substrate by a first logic gate dielectric. A first logic gate dielectric is disposed along a surface of a logic device trench of a substrate, and a first logic gate electrode is disposed on the first logic gate dielectric within the logic device trench. By arranging the first logic gate electrode within the logic device trench, metal layer loss, resulting sheet resistance, threshold voltage variation, and mismatch problems caused by subsequent planarization processes may be improved. Embodiments of the present invention also provide trench-gate high voltage transistors.)

沟槽栅极高压晶体管、集成电路及其形成方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及沟槽栅极高压晶体管、集成电路及其形成方法。

背景技术

集成电路(IC)制造业在过去几十年里经历了指数式增长。随着IC的发展，功能密度(即，每个芯片区域上的互连装置的数量)普遍增加，而几何尺寸(即，可以创建的最小组件(或线)已经减少。IC发展的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是将存储器器件与逻辑器件集成在同一半导体芯片上，使得存储器器件支持逻辑器件的运行。高k金属栅极(HKMG)技术是利用金属栅电极和高k栅极电介质层制造半导体装置。

发明内容

根据本发明的一方面，提供了一种集成电路(IC)，包括：存储器区域、逻辑区域和边界区域，集成到衬底中，其中，所述边界区域定义在所述存储器区域和所述逻辑区域之间；存储器单元结构，设置在所述存储器区域上，包括分别设置在所述衬底上的一对控制栅电极和设置在所述一对控制栅电极的相对侧上的一对存储器栅电极；以及多个逻辑器件，设置在所述逻辑区域上并包括第一逻辑器件，其中，所述第一逻辑器件配置为在第一电压下工作，并且包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极；其中，所述第一逻辑栅极电介质设置为沿着所述衬底的逻辑器件沟槽的表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

根据本发明的另一方面，提供了一种用于形成集成电路的方法，所述方法包括：提供衬底，所述衬底包括存储器区域、逻辑区域以及定义在所述存储器区域和所述逻辑区域之间的边界区域；从所述衬底的顶面形成多个深沟槽，所述多个深沟槽包括所述存储器区域中的存储器隔离沟槽、所述逻辑区域中的逻辑隔离沟槽、所述边界区域中的边界沟槽、和在所述逻辑区域中介于所述逻辑器件沟槽和所述边界沟槽之间的逻辑器件沟槽；在包括所述存储器隔离沟槽、所述逻辑隔离沟槽、所述边界沟槽和所述逻辑器件沟槽的所述多个深沟槽中填充隔离材料；从所述逻辑器件沟槽中去除所述隔离材料；在所述逻辑器件沟槽中填充第一逻辑栅极电介质和第一逻辑栅电极；和在所述衬底中的所述逻辑器件沟槽的相对侧上形成第一源极/漏极区域和第二源极/漏极区域。

根据本发明的又一方面，提供了一种集成电路(IC)，包括：衬底的逻辑隔离沟槽和逻辑器件沟槽，从所述衬底的顶面延伸至所述衬底内的位置；第一逻辑器件，配置为在第一电压工作，并且包括通过第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极；第二逻辑器件，包括通过第二逻辑栅极电介质与所述衬底分离的第二逻辑栅电极，其中，所述第二逻辑器件配置为在小于所述第一电压的第二电压下工作；以及逻辑沟槽隔离结构，设置在所述逻辑隔离沟槽内以及所述第一逻辑器件和所述第二逻辑器件之间；其中，所述第一逻辑栅极电介质共形地设置为沿着所述衬底的所述逻辑器件沟槽的底部表面和侧壁表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1至图3示出了包含沟槽栅极高压晶体管的HKMG嵌入式存储器集成电路(IC)的一些实施例的各种截面图。

图4示出了包含沟槽栅极高压晶体管的集成电路(IC)的一些实施例的截面图。

图5至图26示出了用于形成IC的方法的一些实施例的一系列截面图，其中，IC包括用于高压HKMG器件的沟槽栅极结构。

图27示出了图5至图26的方法的一些实施例的流程图。

具体实施方式

本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。甚至，术语“第一”、“第二”、“第三”、“第四”等仅是一般识别码，并且就其本身而言，在各种实施例中可互换。例如，在元件(例如，开口)在一些实施例中可以被“第一”元件，而在其他实施例中，该元件可以被称为“第二”元件。

嵌入式存储器是半导体工业中所使用的技术，以提高集成电路(IC)性能。嵌入式存储器是一种非独立的存储器，该嵌入式存储器与逻辑核心心集成在同一芯片上，并支持逻辑核心完成预期功能。在嵌入式存储器IC中，多个不同的逻辑器件可以在不同电压电平下存在和工作。例如，高压器件可以用来驱动存储器单元，并且具有相对较高的工作电压电平。输入/输出装置可以具有中等工作电压电平。核心逻辑器件可能具有相对较低的工作电压电平。为了承受较高的工作电压电平，高压器件较大尺寸(如增大的器件面积、较厚的栅极电介质)，从而引入制造困难。首先，由于盘形效应，所以在抛光工艺之后，增大器件面积导致不良的装置高度均匀性。第二，栅极电介质用于高压器件。甚至该器件的顶面在平坦化工艺之后，形成用于高压器件的较薄的栅电极。因此，平坦化工艺可能会引起栅极金属损耗，从而可能会引起薄层电阻和阈值电压的变化以及失配问题。

综上所述，本发明的各种实施例涉及包括沟槽栅极高压晶体管的集成电路(IC)和形成IC的方法。在一些实施例中，例如参考图1，IC包含集成到衬底104中并且通过边界区域104b分离的存储器区域104m和逻辑区域104l。存储器单元结构108设置在存储器区域104m上。第一逻辑器件110a和第二逻辑器件110b设置在逻辑区域104l上。第一逻辑器件110a包括通过第一逻辑栅极电介质156a与衬底104分离的第一逻辑栅电极158a。第二逻辑器件110b包括通过第二逻辑栅极电介质156b与衬底104分离的第二逻辑栅电极158b。第一逻辑器件110a配置为以第一电压运行，其中，第一电压大于第二逻辑器件110b的第二电压。第一逻辑栅极电介质156a和第一逻辑栅电极158a设置在衬底104的逻辑器件沟槽168内。因此，在逻辑器件沟槽168的底部和侧壁表面下创建第一逻辑沟道154a，该逻辑器件沟槽具有“U”形。与栅电极和栅极电介质从顶面堆叠在衬底104之上的先前方法相比，在相同沟道长度的情况下可以减小横向器件区域。同时，通过将第一逻辑栅极电介质156a和第一逻辑栅电极158a布置在逻辑器件沟槽168内，第一逻辑栅电极158a的顶面降低(例如，与衬底104的顶面齐平)，因此不会限制平坦化窗口，并且不会被平坦化工艺损害。因此，可以改善后续的平坦化工艺引起的金属层的损耗以及由此导致的薄层电阻和阈值电压的变化以及失配问题。

图1示出了根据一些实施例的IC 100的截面图。该IC 100具有衬底104，其中，该衬底包括由边界区域104b分隔开的存储器区域104m和逻辑区域104l。存储器单元结构108设置在存储器区域104m上，第一逻辑器件110a和第二逻辑器件110b设置在逻辑区域104l上。第一逻辑器件110a配置为在第一电压下工作。第二逻辑器件110b配置为在第二电压下工作，其中，第二电压小于第一电压。在一些实施例中，第一逻辑器件110a包括第一对逻辑源极/漏极区域152a，该逻辑源极/漏极区域设置在衬底104的逻辑器件沟槽168旁边。第一对逻辑源极/漏极区域152a是具有第一掺杂类型(例如，p型或n型)的重掺杂半导体区域。第一逻辑栅极电介质层156a设置为沿着逻辑器件沟槽168的底部和侧壁表面。第一逻辑栅电极158a填充在逻辑器件沟槽168的剩余空间中，并覆盖第一逻辑栅极电介质层156a。在一些实施例中，在第一逻辑电极158a上形成硅化物焊盘172。例如，硅化物焊盘172可以是或以其他方式包括镍硅化物或一些其他合适的硅化物。尽管在图中没有示出，但是也可以在存储器源极/漏极区域126、128和逻辑源极/漏极区域152a、152b上形成硅化物焊盘。第一逻辑栅电极158a可以是或以其他方式包括导电材料，例如掺杂多晶硅或一些其他合适的导电材料。例如，第一逻辑栅极电介质层156可能或以其他方式包括氮化硅、氧化硅、高k电介质、其他合适的电介质(一些)、或上述材料的任何组合。如本文中和以后所使用的，高κ电介质是电介质常数κ大于约3.9的电介质。在操作期间，通过施加工作电压，第一逻辑栅电极158a控制在第一对逻辑源极/漏极区域152a之间流经第一逻辑沟道154a的载流子。第一逻辑沟道154a是具有与第一掺杂类型相对的第二掺杂类型(例如p型或n型)的掺杂半导体区域。通过将第一逻辑沟道154a设置在具有“U”形的逻辑器件沟槽168的底面和侧壁表面之下，从而减小了第一逻辑器件110a的横向区域，从而使IC 100更加紧凑。通过将逻辑栅电极158a和第一逻辑栅极电介质层156a布置在逻辑器件沟槽168内，第一逻辑栅电极158a的顶面110s降低，从而对其进行保护以防止随后层间电介质形成和平坦化工艺的损害。在一些实施例中，逻辑栅电极158a的顶面110s与衬底104的顶面104s为齐平或几乎齐平。

在一些实施例中，第二逻辑器件110b包括设置在衬底104的最上部的第二对逻辑源极/漏极区域152b和第二逻辑沟道154b。第二逻辑栅极电介质层156b覆盖第二逻辑沟道154b，第二逻辑栅电极158b覆盖第二逻辑栅极电介质层156b。第二逻辑栅电极158b可包括金属。第二逻辑栅电极158b还可以是或以其他方式包括其他导电材料，例如掺杂多晶硅或其他合适的导电材料。第二逻辑栅极电介质层156b可能是或包括例如，氮化硅、氧化硅、高κ电介质、其他合适的电介质(一些)、或任何上述的组合。第二逻辑栅极电介质层156b的厚度可小于第一逻辑栅极电介质层156a的厚度。在一些实施例中，主侧壁间隔件160加衬里于第二逻辑栅电极158b和第二逻辑栅极电介质层156b的侧壁表面。主侧壁间隔件160可以是或以其他方式包括，例如氮化硅、氧化硅或其他合适的电介质(一些)。例如，第一和第二逻辑器件110a、110b可以分别为IGFET、MOSFET、DMOS器件、BCD器件、其他合适的晶体管器件或其他合适的半导体器件。

此外，在一些实施例中，接触蚀刻停止层(CESL)166设置为沿着衬底104的顶面104s，覆盖第一逻辑器件110a的顶面110，沿主侧壁间隔件160的侧壁表面向上延伸，并且通过逻辑区域104l内的主侧壁间隔件160与第二逻辑栅电极158b的侧壁表面分离。层间电介质(ILD)层162设置在接触蚀刻停止层(CESL)166上，填充于存储器单元结构108、第一逻辑器件110a和第二逻辑器件110b之间并位于存储器单元结构108上方，并覆盖第一逻辑器件110a和第二逻辑器件110b。层间电介质(ILD)层162可以是或包括例如，氧化硅、氮化硅、低κ电介质、一些其他合适的电介质、或任何上述的组合。如本文中所使用的，低κ电介质是介电常数κ小于3.9的电介质。此外，在一些实施例中，接触通孔164延伸穿过层间电介质(ILD)层162到达第一源极/漏极区域152a和第二逻辑源极/漏极区域152b以及第一逻辑栅电极158a和第二逻辑栅电极158b。接触通孔164是导电的，可以是或以其他方式包括钨、铝、铜、铝、一些其他合适的金属或一些其他合适的导电材料。

在一些实施例中，层间电介质(ILD)层162可包括由相同或不同材料制成的多个电介质层。例如，层间电介质(ILD)162可以由下ILD层162l和上ILD层162u堆叠而成。下ILD层162l可以具有与存储器单元结构108和/或第二逻辑器件110b齐平的顶面。可以通过平坦化工艺实现(参考图23作为制造工艺的实例)这种均匀的表面。然而，第一逻辑器件110a的顶面低于下ILD层162l的顶面，并且在一些实施例中，与衬底104的顶面齐平或基本上齐平。以这种方式，第一逻辑器件110a不会被上述的平坦化工艺损坏。

衬底104可包括例如，块状硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或一些其他适当的半导体衬底。在一些实施例中，存储器单元结构108包括通过一对存储器沟道130隔开的一对独立的存储器源极/漏极区域126和共用存储器源极/漏极区域128。为了便于说明，对于共享标号的部件，多个部件中的仅一个或一些部件被标记出，而具有相同阴影线、对称位置和/或重复结构的一些其他组件可能没有被标记。例如，一对存储器沟道130中的仅一个沟道被标记为130，但是沿着共用存储器源极/漏极区域128与标记的存储器沟道130对称的虚线表示一对存储器沟道中的另一个沟道。单个存储源极/漏极区域126和共用存储源极/漏极区域128是具有第一掺杂类型(例如p型或n型)的掺杂半导体区域。存储鳍沟道130是具有与第一掺杂类型相反的第二掺杂类型(例如p型或n型)的掺杂半导体区域。

在存储器沟道130上堆叠有一对选择栅电极138、一对控制栅极电介质层136、一对电荷捕获层124和一对存储器/控制栅电极150。电荷捕获层124设置在存储器/控制栅电极150和选择栅电极138之间。在一些实施例中，电荷捕获层124可以包括三层结构。例如，在一些实施例中，三层结构可以包括ONO结构，该ONO结构具有第一电介质层(例如二氧化硅层)、与第一电介质层接触的氮化物层(例如氮化硅层)和与所述氮化物层接触的第二电介质层(例如二氧化硅层)。在其他实施例中，所述三层结构可以包括氧化物-纳米-晶体-氧化物(ONCO)结构，该ONCO结构具有第一氧化物层、与第一氧化物层接触的晶体纳米点(例如硅点)层以及与第一氧化物层和所述晶体纳米点层接触的第二氧化物层。在一些实施例中，主侧壁间隔件160具有设置为沿着选择栅电极138和存储器/控制栅电极150的侧壁的部件。在操作过程中，电荷(如电子)可以通过源极/漏极区域126注入电荷捕获层124，以对存储器单元结构108进行编程。低电压应用于存储器/控制栅电极150以有助于最小化漏电流，并导致相对较小的编程功率。高压施加给选择栅电极138，该电极吸引到达电荷捕获层124的电子或排斥来自电荷捕获层124的电子，从而产生高注入或去除效率。选择栅电极138和存储器/控制栅电极150可是或以其他方式包括例如，掺杂多晶硅、金属或一些其他合适的导电材料。控制栅极电介质层136可以是或以其他方式包括例如氧化硅或一些其他合适的电介质。

存储器单元结构108可以是或以其他方式包括例如，第三代嵌入式超级闪存(ESF3)存储器、第一代嵌入式超级闪存(ESF1)存储器、硅-氧化物-氮-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器或一些其他适当类型的存储器。

在一些实施例中，多个隔离结构设置在衬底104内。隔离结构可以包括存储器隔离结构106m，设置在存储器区域104m的存储器隔离沟槽102m内；逻辑沟槽隔离结构106l，位于逻辑区域104l的逻辑隔离沟槽102l内；边界隔离结构106b，位于边界区域104b的边界沟槽102b。第一逻辑器件110a和第二逻辑器件110b由横向地位于第一逻辑器件110a和第二逻辑器件110b之间的逻辑沟槽隔离结构106l物理和电隔离。多个隔离结构可以是或以其他方式包括例如，浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构或一些其他适当的隔离结构。在一些实施例中，存储器隔离结构106m、逻辑沟槽隔离结构106l和边界隔离结构106b可以延伸到衬底104的相同深度或基本上相同深度。

图2示出了包含沟槽栅极高压晶体管的HKMG嵌入式存储器集成电路(IC)的一些可选实施例的截面图。为了简单起见，这里不重复上面描述的与图1相关的部件。在图1中，第一逻辑器件110a(即，第一逻辑沟道154a的长度)的沟道长度可能小于形成第一逻辑栅电极158a的导电材料的厚度和逻辑器件沟槽168的深度的两倍之和，因此第一逻辑栅电极158a和第一逻辑栅极电介质156a完全填充衬底104的逻辑器件沟槽168。与图1中所示相比较，在图2中，第一逻辑器件110a的沟道长度可能大于第一逻辑栅电极158a的导电材料的厚度和逻辑器件沟槽168的深度的两倍之和。第一逻辑栅极电介质156a和第一逻辑栅电极158a可能不完全填充衬底104的逻辑器件沟槽168。硬掩模层170设置在第一逻辑栅电极158a上，并填充逻辑器件沟槽168的剩余空间。在一些实施例中，硬掩模层170可以具有与所述衬底104的顶面104和/或第一逻辑栅电极158a的顶面110s齐平的顶面。硬质掩膜层170可以是或以其他方式包括电介质材料，诸如氮化硅、碳化硅、一些其他合适的电介质材料、或上述材料的任何组合。

图3示出了包含沟槽栅极高压晶体管的HKMG嵌入式存储器集成电路(IC)的一些可选实施例的截面图。为了简单起见，这里不重复上面描述的与图1和图2相关的部件。比较与图1所示，在图3中，第一逻辑器件110a的沟道长度可能大于硬掩模层170的厚度、形成第一逻辑栅电极158a的导电材料的厚度、以及逻辑器件沟槽168的深度的两倍之和。第一逻辑栅极电介质156a、第一逻辑栅电极158a和硬掩模层170可能不完全填充衬底104的逻辑器件沟槽168。接触蚀刻停止层(CESL)166和/或层间电介质层(ILD)162设置在硬掩模层170上，并填充逻辑器件沟槽168的剩余空间。

与图1至图3相关联的上述逻辑区域104l中的多个逻辑器件可以包括具有不同尺寸和工作电压的各种逻辑器件。图4示出了这些逻辑器件的示例的截面图。如图4所示，除上述第一逻辑器件110a和第二逻辑器件110b之外，第三逻辑器件110c、第四逻辑器件110d和第五逻辑器件110e设置在衬底104的逻辑区域104l上。作为说明而不是限制目的实例，第一逻辑器件110a可表示配置为驱动存储器区域104m内的存储器单元结构108的高压器件(参见图1至图3)。第二逻辑器件110b可表示模拟器件。第三逻辑器件110c可以表示输入/输出装置。第四逻辑器件110d可以表示字线器件。第五逻辑器件110e可以表示核心逻辑器件。第一逻辑器件110a、第二逻辑器件110b、第三逻辑器件110c、第四逻辑器件110d和第五逻辑器件110e的工作电压依次减小，相应的栅极电介质厚度也依次减小。从下到上，第一逻辑器件110a的第一栅极电介质层156a包括：第一氧化物层的第一部分401a、第二氧化物层的第一部分402a、第三氧化物层的第一部分403a，第四氧化物层的第一部分404a，和第五氧化物层的第一部分405。第二逻辑器件110b的第二逻辑栅极电介质层156b包括第二氧化物层的第二部分402b、第三氧化物层的第二部分403b，第四氧化物层的第二部分404b和第五氧化物层的第二部分405b。第三逻辑器件110c的第三栅极电介质156c包括第三氧化物层的第三部分403c、第四氧化物层的第三部分404c和第五氧化物层的第三部分405c。第四逻辑器件110d的第四栅极电介质156d包括第四氧化物层的第四部分404d和第五氧化物层的第四部分405d。第五逻辑器件110e的第五栅极电介质156e包括第五氧化物层的第五部分405e。每一氧化物层(即第一氧化物层、第二氧化物层、第三氧化物层、第四氧化物层或第五氧化物层)的各部分具有相同的组成和厚度。在一些实施例中，虽然在图中没有显示，但高κ电介质层设置在栅极电介质的顶部上，其中，栅极电介质直接位于相应的逻辑栅电极158a、158b、158c、158d、或158e下方。

参照图5至图26，一系列截面图500-2600示出了形成包含沟槽栅极高压晶体管的IC的方法的一些实施例。

如图5的截面图500所示，制备了衬底104，该衬底包括由边界区域104b连接的存储器区域104m和逻辑区域104l。在一些实施例中，下垫层502形成为覆盖衬底104，上垫层504形成为覆盖下垫层502。下垫层502和上垫层504由不同材料形成，并且例如可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热氧化或其他合适的生长或沉积工艺(一些)形成。正如本文所使用的，带有后缀“(一些)”的术语(例如，工艺)可以是单数，也可以是复数。例如，下垫层502可以由氧化硅或其他合适的电介质(一些)形成，而/或上垫层504可以由氮化硅或其他合适的电介质(一些)形成。

如图6的截面图600所示，衬底104在存储器区域104m内凹进，存储器电介质层602形成在存储器区域104m内。在一些实施例中，上垫层504图案化为(根据掩模层604)形成对应于所述存储器区域104m的开口，并覆盖逻辑区域104l。由衬底104的顶面形成前体层602’，从而降低了衬底104的在存储器区域104m内的顶面高度。在一些实施例中，前体层602'是氧化物层，并由湿工艺或热工艺形成。前体层602'随后被部分地去除，前体层602'的较低剩余部分形成存储介质层602。

如图7的截面图700所示，在存储器区域104m内的存储器电介质层602上形成存储器垫层702。可以通过沉积覆盖存储器区域104m、逻辑区域104l和边界区域104b的电介质材料来形成存储器垫层702。然后执行平坦化工艺，并且去除逻辑区域104l内的存储器垫层702。例如，存储器电介质层602可以由氧化硅或一些其他合适的电介质形成，和/或存储器垫层702可以由氮化硅或一些其他合适的电介质形成。

如图8-9的截面图800-900所示，在衬底104内形成多个隔离结构。在图8中，执行蚀刻工艺以形成延伸到衬底104中的多个沟槽，其中该多个沟槽包括存储器区域104内的存储器隔离沟槽102m、边界区域104b内的边界沟槽102b、第一逻辑区域内104l₁内的逻辑器件沟槽168、以及逻辑区域104l内并分离第一逻辑区域104l₁和第二逻辑区域104l₂的逻辑隔离沟内102l。例如，第一逻辑区域104l₁可以支持以后形成的高压逻辑器件，然而第二逻辑区域104l₂可以支持以后形成的核心逻辑器件。例如，高压逻辑器件可以是配置为在比核心逻辑器件更高的电压(例如，高一个数量级)下工作的逻辑器件。在一些实施例中，执行蚀刻工艺的方法包括在上垫层504和存储器垫层702上形成并将掩模层(如图中未示的光刻胶层)图案化为具有多个隔离结构的布局。通过掩模层放置在适当位置蚀刻剂应用于存储器垫层702、存储器电介质层602、上垫层504、下垫层502、和衬底104直到蚀刻剂达到衬底104的期望深度，并且然后去除掩模层。在一些实施例中，存储器隔离结构106m、逻辑沟槽隔离结构106l和边界隔离结构106b可以延伸到衬底104的相同或基本上相同的深度。在图9中，多个沟槽填充有电介质材料以形成多个隔离结构，该多个隔离结构包括设置在存储器隔离沟槽102m中的存储器隔离结构106m、边界沟槽102b内的边界隔离结构106b、逻辑器件沟槽168内的逻辑器件前体902、和逻辑隔离沟槽102l内的逻辑沟槽隔离结构106l。例如，电介质材料可以由氧化硅或其他合适的电介质材料(一些)形成，和/或可以通过CVD、PVD、溅射或其他合适的沉积工艺(一些)来实现。可通过首先底切下垫层502(例如氧化物垫)，然后在多个沟槽中生长衬垫氧化物来形成多个隔离结构。然后，多个沟槽的其余部分填充有沉积的氧化物。接下来，通过平坦化工艺去除多余的(沉积的)氧化物。例如，可以通过化学机械抛光(CMP)或其他适当的平坦化工艺(一些)来执行平坦化处理。

如图10-11的截面图1000-1100所示，执行一系列的制造工艺，以在存储器区域104m上形成存储器单元结构108。下面将一些制造工艺描述为实例，并不是为了限制目的。在图10中，通过掩模层1002覆盖逻辑地区104l和边界区域104b中的接近逻辑区域104l的部分，应用蚀刻工艺以去除存储器区域104m内的存储器垫层702、存储器电介质层602、存储器隔离结构106m的上部。可以同时去除边界隔离结构106b的左上部。蚀刻工艺可包括一系列干蚀刻和/或湿蚀刻工艺。可由光刻胶形成掩模层1002。在图11中，在衬底104上形成一对选择栅电极138、一对控制栅极电介质层136、一对电荷捕获层124和一对存储器/控制栅电极150。在存储器/控制栅电极150和选择栅电极138之间形成电荷捕获层124。在一些实施例中，在选择栅电极138和存储器/控制栅电极150上分别形成控制栅极硬掩模1102和存储器栅极硬掩模1104。

如图12的截面图1200所示，伪衬底层1202和伪覆盖层1204形成并图案化为覆盖存储器单元结构108，而不覆盖逻辑区域104l。例如，可以共形地形成伪衬底层1202。在一些实施例中，伪衬底层1202由氧化硅或其他合适的电介质(一些)形成。在一些实施例中，伪覆盖层1204由多晶硅或其他合适的材料(一些)形成。此外，例如，伪衬底层1202和/或伪覆盖层1204可以由CVD、PVD、其他合适的沉积工艺(一些)或上述任何组合形成，然后进行平坦化工艺。在一些实施例中，通过形成覆盖存储器区域104m的光刻胶层(未显示)并对其进行图案化来执行图案化工艺。然后，通过光刻胶层位于适当位置处施加蚀刻剂，直到蚀刻剂到达衬底104的上表面，然后剥离光刻胶层。

如图13-14的截面图1300-1400所示，从逻辑器件沟槽168中去除逻辑器件前体902(参见图9)。在图13中，掩膜层1302形成并图案化为暴露逻辑器件沟槽168。首先通过掩模层1302位于适当位置执行干蚀刻。在图14中，执行湿蚀刻，以从逻辑器件沟槽168去除逻辑器件前体902(参照图9)的残留物。

如图15-16的截面图1500-1600所示，形成并图案化第一逻辑栅极电介质层1502。在图15中，第一逻辑栅极电介质层1502形成为沿着衬底104的顶面104，以沿着逻辑器件沟槽168的底面和侧壁表面延伸。例如，可以由CVD、PVD、其他合适的沉积工艺(一些)或上述任何组合来形成第一逻辑栅极电介质层1502。第一逻辑栅极电介质层1502可包括一层或多层氧化物或其他电介质层，并可形成和图案化为在衬底104的不同逻辑区域内具有不同组成和厚度。在图16中，从第二逻辑区域104l2内的衬底104的顶面上去除第一逻辑栅极电介质层1502。作为蚀刻工艺的结果，逻辑沟槽隔离结构106l的靠近第二逻辑区域104l2的部分也可以被去除。蚀刻工艺可包括干蚀刻和/或湿蚀刻。

如图17的截面图1700所示，在第一逻辑区域104l₁内的第一逻辑栅极电介质层1502上，以及在第二逻辑区域104l₂的衬底104上按照所述的顺序形成第二逻辑栅极电介质层1702、逻辑栅极层1704、和硬掩模层1706。第二逻辑栅极电介质层1702和逻辑栅极层1704延伸至逻辑器件沟槽168中。与以上在图2和图3讨论的，根据期望器件尺寸，硬掩模层1706可以或不可以延伸到逻辑器件沟槽168中，也可以或不完全填充逻辑器件沟槽168。例如，可以通过CVD、PVD、其他合适的沉积过程(一些)或上述任何组合来形成第二逻辑栅极电介质层1702、逻辑栅极层1704和硬掩膜层1706。在一些实施例中，第二逻辑栅极电介质层1702可包括一个或多个氧化物或其他介质层，并形成和图案化为在衬底104的不同逻辑区域内具有不同的组成和厚度。逻辑栅极层1704可以包括导电材料，例如掺杂多晶硅或其他合适的导电材料(一些)。硬掩模层1706可以是或者以其他方式由例如氮化硅、氧化硅、高κ电介质、其他合适的电介质(一些)、或任何上述的组合制成。

如图18的截面图1800所示，对硬掩模层1706和逻辑栅极层1704执行一系列的蚀刻工艺，以在第一逻辑区域104l₁的逻辑器件沟槽168内形成第一逻辑栅电极158a并在第二逻辑区域104l₂内形成第二逻辑栅电极158b。在第二逻辑栅电极158b上形成并图案化硬掩模层1706。第二逻辑栅极电介质层1702也被蚀刻并部分地去除，以保留位于逻辑器件沟槽168内的第一部分1702a和位于第二逻辑栅电极158b下方的第二部分1702b。在一些实施例，第一部分1702a和第一逻辑栅极电介质层1502共同地用作第一逻辑栅电极158的逻辑栅极电介质156并且第二部分1702b用作第二逻辑栅电极158b的第二逻辑栅极电介质层156b。

如图19的截面图1900所示，封闭衬里1902形成为覆盖并加衬里于图18的结构。例如，封闭衬里1902可以共形地沉积，和/或例如可以通过CVD、PVD、其他合适的沉积工艺(一些)，或者上述的任何组合来形成。例如，密封衬里1902可以是或以其他方式由氮化硅、氧化硅、碳化硅、其他合适的电介质(一些)或上述任何组合材料制成。

如图20的截面图2000所示，在密封衬垫1902中执行回蚀刻过程以去除密封衬垫1902的水平区段，而没有去除第一逻辑栅电极158a上的第一垂直区段1902a和沿着第二逻辑栅电极158b的侧壁的第二垂直区段1902b。第一垂直区段1902a和第二垂直区段1902b可至少覆盖并密封第二逻辑栅极电介质层1702的第一部分1702a和第二部分1702b。在一些实施例中，第一垂直区段1902a至少部分保留到最终设备。在一些可选实施例中，可通过回蚀刻工艺完全去除第一垂直区段1902a。

如图21的截面图2100所示，执行蚀刻工艺以从存储器区域104m中去除伪覆盖层1204和伪衬底层1202(如图20所示)。蚀刻工艺可包括一系列干蚀刻和/或湿蚀刻工艺。掩模层(如未示出的光刻胶层)可用于覆盖和保护逻辑器件110a、110b以避免被蚀刻。在存储器区域104m内形成独立的存储器源极/漏极区域126和共同的存储器源极/漏极区域128，分别与存储器单元结构108相邻。此外，在逻辑区域104l内成对形成逻辑源极/漏极区域152，每对的源极/漏极区域分别邻接逻辑栅电极158a、158b的相对侧壁。在一些实施例中，形成源极/漏极区域的工艺包括离子注入衬底104中。在其他实施例中，离子注入以外的一些工艺用于形成源极/漏极区域。在一些实施例中，在第一逻辑电极158a上形成硅化物焊盘172。硅化物焊盘172可以是或以其他方式包括例如，镍硅化物或其他合适的硅化物(一些)，和/或可以通过例如自对准硅化工艺或其他合适的生长工艺(一些)形成。虽然图中没有示出，但是也可以在独立的存储器源极/漏极区域126和逻辑源极/漏极区域152上形成硅化物焊盘。

如图21的截面图2100所示，主侧壁间隔件160形成为沿着逻辑区域104l内的第二逻辑栅电极158b的侧壁，并且形成为沿着存储器区域104m内的存储器单元结构108的侧壁。在一些实施例中，主侧壁间隔件160由氧化硅、氮化硅、其他合适的电介质(一些)或上述任何组合制成。在一些实施例中，形成主侧壁间隔件160的工艺包括沉积主间隔层以覆盖和加衬里于如图20所示的结构。然后对主间隔层进行回蚀刻工艺，以去除主间隔层的水平区段，而不去除主间隔层的垂直区段。例如，主隔离层可以共形地沉积，和/或可以由CVD、PVD、其他合适的沉积过程(一些)或上述任何组合形成。在一些实施例中，主侧壁间隔件160由氧化硅、氮化硅、其他合适的电介质(一些)或上述任何组合制成。

如图22的截面图2200所示，接触蚀刻停止层(CESL)166和较低的层间电介质(ILD)层162l形成为覆盖图21的结构。例如，下ILD层162l可以通过CVD、PVD、溅射或上述方法的任何组合沉积，然后进行平坦化处理。下ILD层162l可能是例如，氧化物、低κ电介质、其他合适的电介质(一些)或上述的任何组合。

如图23截面图2300所示，对下层间介质(ILD)层162l和接触蚀刻停止层(CESL)166执行平坦化工艺。平坦化工艺还可以除去控制栅极硬掩模1102、存储器栅极硬掩模1104和硬掩模层1706(参见图22)，并暴露相应的栅电极。例如，平坦化工艺可以是CMP或其他适当的平坦化工艺(一些)。下ILD层162l形成有与所述剩余结构的顶面齐平或基本上齐平的顶面。例如，平坦化工艺可以是CMP或其他适当的平坦化工艺(一些)。平坦化工艺还可使下ILD层162l的顶面凹进以与第二逻辑栅电极158b的顶面约齐平，从而露出第二逻辑栅电极158b。如图18所示，第一逻辑栅极电介质156a的厚度大于第二逻辑栅极电介质156b的厚度。如果在衬底104的顶面104s上形成第一逻辑栅极电介质156a和第一逻辑栅电极158a，则第一逻辑栅电极158a将比第二逻辑栅电极158b薄。因此，第一逻辑栅电极158a可能被损坏或存在明显的均匀性问题。通过具有在逻辑器件沟槽168中凹进的第一逻辑栅极电介质156a和第一逻辑栅电极158a，保护第一逻辑栅电极158a避免下ILD层162l的平坦化工艺的影响。

如图24-25的截面图2400-2500所示，在一些实施例中，然后执行替换栅极工艺。在图24中，执行蚀刻工艺以去除第二逻辑栅电极158b(参照图23)。在一些实施例中，通过掩模层2402位于适当位置处执行蚀刻工艺，以保护结构的其他区域，直到去除第二逻辑栅电极158b。在图25中，金属栅电极158b'形成为替换第二逻辑栅电极158b。例如，金属栅电极158b’可以是金属，与第一和第二逻辑栅电极158a、158b不同的材料或其他合适的导电材料(一些)。在一些实施例中，形成金属栅电极158b'的工艺包括通过诸如CVD、PVD、化学镀、电镀或其他适当的生长或沉积工艺(一些)形成导电层。然后对导电层进行平坦化，直到达到下ILD层162l。例如，可以由CMP或其他适当的平坦化工艺(一些)执行平坦化。与关于图23所讨论的类似地，通过具有在逻辑器件沟槽168中凹进的第一逻辑栅极电介质156a和第一逻辑栅电极158a，保护第一逻辑栅电极158a以避免导电层的平坦化工艺的影响。

如图26的截面图2600所示，上ILD层162u形成为覆盖图25的结构，其顶面是平坦的或基本上平坦的。例如，上ILD层162u可以是氧化物、低κ电介质、其他合适的电介质(一些)、或任何上述的组合。此外，可以例如通过以下步骤形成上ILD层162u：沉积上ILD层162u，然后对上ILD层162u的顶面进行平坦化。例如，可以通过CVD、PVD、溅射或上述的任何组合来执行沉积。例如，可以由CMP或其他适当的平坦化工艺(一些)执行平坦化。

如图26的截面图2600所示，接触通孔164形成为延伸穿过上ILD层162u和下ILD层162l以到达独立的存储器源极/漏极区域126、逻辑源极/漏极区域152。接触通孔164也可形成为耦合到共用存储器源极/漏极区域128、选择栅电极138、存储器/控制栅电极150、第一和第二逻辑栅电极158a、158b或上述的任何组合。

参照图27，提供了一种形成IC的方法的一些实施例中的2700流程图，该IC包括用于高压HKMG器件的沟槽栅极结构。例如，IC可能对应于图5至图26中的IC。

在步骤2702处，提供衬底。衬底包括由边界区域连接的存储器区域和逻辑区域。在一些实施例中，例如，参见图5，下垫层形成为覆盖衬底，并且上垫层形成为覆盖下垫层。

在步骤2704处，使衬底在存储器区域内凹进。在存储器区域内形成存储器电介质层。例如，参见图6至图7，在存储器区域内的存储器电介质层上形成存储器垫层。

在步骤2706处，在衬底内形成多个隔离结构。执行蚀刻工艺以形成延伸到衬底中的多个沟槽。然后，多个沟槽填充有电介质材料，以形成多个隔离结构。例如，参见图8至图9，多个隔离结构可以包括设置在所述存储隔离沟槽内的存储器隔离结构、边界隔离沟槽内的边界隔离结构、逻辑器件沟槽内的逻辑器件前体以及逻辑隔离沟槽内的逻辑沟槽隔离结构。

在步骤2708处，例如，参见图10至图11，在存储器区域内形成了存储器单元结构。

在步骤2710处，例如，参见图12，在覆盖存储器单元结构的存储器中形成伪覆盖层。

在步骤2712处，例如，参见图13至图14，从逻辑器件沟槽中去除逻辑器件前体。

在步骤2714处，例如，参见图15-16，在逻辑器件沟槽内形成并图案化第一逻辑栅极电介质层。

在步骤2716处，例如，参见图17至图18，逻辑栅层沉积并图案化为形成逻辑器件沟槽内的第一逻辑栅电极和第二逻辑区域中的第二逻辑栅电极。

在步骤2718处，例如，参见图19至图20，密封衬里沉积并图案化为形成第一逻辑区域中的垂直区段和第二逻辑区域中的第二垂直区段，以覆盖并密封第二逻辑栅极电介质层。

在步骤2720处，例如，参见图21，源极/漏极区域位于存储器区域和逻辑区域中。

在步骤2722处，例如，参见图22至图23，下部层间电介质层形成为填充存储器区域内的存储器器件结构和逻辑区域内的逻辑器件之间的空间。

在步骤2724处，执行栅极替换工艺以通过逻辑区域内的逻辑器件的金属栅电极替换逻辑栅电极。上部层间电介质层形成在下部层间电介质层上，其中，该下部层间电介质层覆盖存储器区域内的存储器器件结构和逻辑区域内的逻辑器件。例如参见图24至图26，随后可以形成接触件。

虽然图27的流程图2700在本文中示出并描述为一系列动作或事件，但应该注意，这些动作或事件的说明顺序不应被解释为限制意义。例如，一些动作可能以不同的顺序发生，和/或与除本文中所示和/或所述动作和事件之外的其他动作或事件同时发生。此外，并非所有示出的动作都需要实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个独立的动作和/或阶段中执行。

鉴于以上所述，本申请的一些实施例涉及集成电路(IC)。IC包括集成到衬底中的存储器区域、逻辑区域和边界区域。所述边界区域定义在所述存储器区域和所述逻辑区域之间。存储器单元结构设置在所述存储器区域上，包括分别设置在所述衬底上的一对控制栅电极和设置在所述一对控制栅电极的相对侧上的一对存储器栅电极。多个逻辑器件设置在所述逻辑区域上并包括第一逻辑器件，其中，所述第一逻辑器件配置为在第一电压下工作，并且包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。所述第一逻辑栅极电介质设置为沿着所述衬底的逻辑器件沟槽的表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

在实施例中，所述第一逻辑器件进一步包括：第一源极/漏极区域和第二源极/漏极区域，在所述衬底中位于所述第一逻辑栅电极的相对侧上；其中，所述第一源极/漏极区域和所述第二源极/漏极区域具有与所述第一逻辑栅电极的顶面共平面的顶面。

在实施例中，所述第一逻辑栅电极包括多晶硅。

在实施例中，所述第一逻辑栅极电介质包括：多个氧化物层的堆叠件，共形地设置为一个位于另一个上并且高κ电介质层直接设置在所述多个氧化物层的堆叠件的顶部上。

在实施例中，所述第一逻辑栅电极填充所述第一逻辑栅极电介质上方的所述逻辑器件沟槽的剩余空间。

在实施例中，集成电路进一步包括：设置在所述逻辑器件沟槽内的所述第一逻辑栅电极上的硬掩模层。

在实施例中，集成电路进一步包括层间电介质(ILD)层，所述层间电介质层填充位于所述硬掩模层之上的所述逻辑器件沟槽的剩余空间。

在实施例中，集成电路进一步包括：第二逻辑器件，包括通过第二逻辑栅极电介质与所述衬底分离的第二逻辑栅电极，所述第二逻辑器件配置为在小于所述第一电压的第二电压下工作；其中，所述第二逻辑栅极电介质直接设置在所述衬底的顶面上，其中，所述衬底的顶面高于所述逻辑器件沟槽的表面。

在实施例中，所述第二逻辑栅电极由金属制成。

在实施例中，集成电路还包括：下部层间电介质层，设置在所述存储器区域内的存储器单元结构和所述逻辑区域内的所述多个逻辑器件之间，其中，所述下部层间电介质层具有与所述一对控制栅电极的顶面和所述第二逻辑栅电极的顶面齐平的平坦顶面；上部层间电介质层，覆盖所述下部层间电介质层；和接触通孔，设置为穿过所述上部层间电介质层和所述下部层间电介质层，以到达所述第一逻辑栅电极。

在实施例中，集成电路进一步包括：逻辑沟槽隔离结构，在所述逻辑区域内设置在所述第一逻辑器件和所述第二逻辑器件之间，所述逻辑沟槽隔离结构包括设置在所述衬底的逻辑隔离沟槽中的电介质隔离结构；其中，所述逻辑沟槽隔离结构的顶面与所述第一逻辑栅电极的顶面共面。

在实施例中，集成电路进一步包括：第三逻辑器件，包括通过第三逻辑栅极电介质与所述衬底分离的第三逻辑栅电极，其中，所述第三逻辑器件配置为在小于所述第二电压的第三电压下工作，并且其中所述第三逻辑栅极电介质层直接设置在高于所述逻辑器件沟槽的表面的所述衬底的顶面上；其中，所述第一逻辑器件的第一逻辑栅极电介质包括设置在所述衬底上的第一氧化物层、设置在所述第一氧化物层上的第二氧化物层的第一部分、和设置在所述第二氧化物层的第一部分上的第三氧化物层的第一部分；其中，所述第二逻辑器件的第二逻辑栅极电介质包括设置在所述衬底上的第二氧化物层的第二部分，以及设置在所述第二氧化物层的第二部分上的第三氧化物层的第二部分；其中，所述第三逻辑器件的第三逻辑栅极电介质包括设置在所述衬底上的第三氧化物层的第三部分。

在实施例中，所述一对控制栅电极和所述一对存储器栅电极包括多晶硅。

此外，本发明的一些实施例涉及方法，包括提供衬底，所述衬底包括存储器区域、逻辑区域以及定义在所述存储器区域和所述逻辑区域之间的边界区域。从所述衬底的顶面形成多个深沟槽，所述多个深沟槽包括所述存储器区域中的存储器隔离沟槽、所述逻辑区域中的逻辑隔离沟槽、所述边界区域中的边界沟槽、和在所述逻辑区域中介于所述逻辑器件沟槽和所述边界沟槽之间的逻辑器件沟槽。方法还包括所述存储器隔离沟槽、所述逻辑隔离沟槽、所述边界沟槽和所述逻辑器件沟槽的所述多个深沟槽中填充隔离材料；从所述逻辑器件沟槽中去除所述隔离材料；在所述逻辑器件沟槽中填充第一逻辑栅极电介质和第一逻辑栅电极；和在所述衬底中的所述逻辑器件沟槽的相对侧上形成第一源极/漏极区域和第二源极/漏极区域。

在实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域形成为具有与所述第一逻辑栅电极的顶面共面的顶面。

在实施例中，所述第一逻辑栅极电介质和所述第一逻辑栅电极形成为共形地沿着所述逻辑器件沟槽的表面，并且硬掩模层形成在所述第一逻辑栅电极的顶面上以填充所述逻辑器件沟槽的剩余空间。

在实施例中，在将所述隔离材料填充到所述多个深沟槽之后，进一步包括：形成并图案化多层膜，以在所述存储器区域上形成多个存储器单元结构；以及在从所述逻辑器件沟槽中去除所述隔离材料之前，形成覆盖所述存储器单元结构的伪覆盖层。

此外，本申请的一些实施例涉及集成电路(IC)。IC包括：衬底的逻辑隔离沟槽和逻辑器件沟槽，从所述衬底的顶面延伸至所述衬底内的位置。第一逻辑器件配置为在第一电压工作，并且包括通过第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第二逻辑器件包括通过第二逻辑栅极电介质与所述衬底分离的第二逻辑栅电极。所述第二逻辑器件配置为在小于所述第一电压的第二电压下工作。逻辑沟槽隔离结构设置在所述逻辑隔离沟槽内以及所述第一逻辑器件和所述第二逻辑器件之间。所述第一逻辑栅极电介质共形地设置为沿着所述衬底的所述逻辑器件沟槽的底部表面和侧壁表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

在实施例中，所述第一逻辑栅电极包括多晶硅，并且所述第二逻辑栅电极由金属制成。

在实施例中，所述逻辑器件沟槽和所述逻辑隔离沟槽从所述衬底的顶面延伸到所述衬底内的相同深度。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。