阅读说明：本技术 校准电路及包括该校准电路的半导体存储器件 (Calibration circuit and semiconductor memory device including the same ) 是由 崔训对 于 2019-08-05 设计创作，主要内容包括：本公开提供了校准电路及包括该校准电路的半导体存储器件。该校准电路包括：第一上拉单元和第二上拉单元,第一上拉单元和第二上拉单元均接收上拉代码并连接在与外部电阻器连接的焊盘和第一电源电压之间；下拉单元,该下拉单元连接在焊盘与第二电源电压之间并接收下拉代码；比较器,该比较器比较第一电压与参考电压,然后比较第二电压与参考电压；第一数字滤波器,该第一数字滤波器基于第一电压与参考电压的第一比较结果调整上拉代码；以及第二数字滤波器,该第二数字滤波器基于第二电压与参考电压的第二比较结果调整下拉代码。(The present disclosure provides a calibration circuit and a semiconductor memory device including the same. The calibration circuit includes: a first pull-up unit and a second pull-up unit each receiving a pull-up code and connected between a pad connected to an external resistor and a first power voltage; a pull-down unit connected between the pad and a second power voltage and receiving a pull-down code; a comparator that compares the first voltage with a reference voltage and then compares the second voltage with the reference voltage; a first digital filter that adjusts a pull-up code based on a first comparison result of a first voltage and a reference voltage; and a second digital filter that adjusts the pull-down code based on a second comparison of the second voltage to the reference voltage.)

校准电路及包括该校准电路的半导体存储器件

相关申请的交叉引用

本申请要求于2018年8月16日向韩国知识产权局提交的韩国专利申请No.10-2018-0095318的优先权，其公开内容通过引用被整体并入本文。

技术领域

本文描述的发明构思的各种示例实施例涉及校准电路、校准系统、包括该校准电路的半导体存储器件、和/或使用该校准电路的方法，并且更具体地，涉及包括由上拉校准路径和下拉校准路径共享的公共节点的校准电路、包括该校准电路的半导体存储器件、包括该校准电路的系统、和/或使用该校准电路的方法。

背景技术

沿传输线传输的信号可能在传输线的末端被反射。另外，信号反射可能对信号的传输有影响。端接电阻器可以用于匹配通过传输线交换信号的设备之间的阻抗，并且可以减少信号反射。为了阻抗匹配，端接电阻器(即，片上端接(ODT)电路)可以被包括在从存储器控制器高速地接收命令和地址并且与存储器控制器高速地交换数据的存储器件中。

存储器件中的端接电阻器的值(例如，电阻值)可以随工艺、电压和温度而变化。为此，存储器件可以包括用于校准端接电阻器的值的校准电路。传统的校准电路包括彼此分离的上拉校准路径和下拉校准路径。在这种情况下，各个路径可能受PVT(工艺、电压、温度)变化的影响。

发明内容

本发明构思的各种示例实施例提供了一种包括由上拉校准路径和下拉校准路径共享的公共节点的校准电路、包括所述校准电路的系统、包括所述校准电路的半导体存储器件、和/或使用所述校准电路的方法。

根据至少一个示例实施例，一种校准电路可以包括：第一上拉单元和第二上拉单元，所述第一上拉单元和所述第二上拉单元连接在与外部电阻器连接的焊盘和第一电源电压之间，所述第一上拉单元和所述第二上拉单元均被配置为接收上拉代码；下拉单元，所述下拉单元连接在所述焊盘和第二电源电压之间并被配置为接收下拉代码；比较器，所述比较器被配置为比较第一电压和参考电压以生成第一比较结果，比较第二电压与所述参考电压以生成第二比较结果，所述第一电压是基于所述第一上拉单元和所述外部电阻器生成的，所述第一电压是在连接到所述焊盘的公共节点处生成的，所述第二电压是基于所述第一上拉单元和所述第二上拉单元、所述外部电阻器和所述下拉单元生成的，所述第二电压是在所述公共节点处生成的；第一数字滤波器，所述第一数字滤波器被配置为基于所述第一比较结果调整所述上拉代码；以及第二数字滤波器，所述第二数字滤波器被配置为基于所述第二比较结果调整所述下拉代码。

根据至少一个示例实施例，一种半导体存储器件可以包括：校准电路，所述校准电路被配置为：调整第一代码，调整后的第一代码使得连接在第一焊盘与第一电源电压之间的多个第一电阻单元中的每个第一电阻单元的第一电阻值与连接到所述第一焊盘的外部电阻器的电阻值相同，调整第二代码，调整后的第二代码使得连接在所述第一焊盘和第二电源电压之间的第二电阻单元的第二电阻值与所述外部电阻器的电阻值相同，通过比较第一电压和参考电压生成第一结果，通过比较第二电压和所述参考电压生成第二结果，所述第一电压是基于所述多个第一电阻单元中的一个第一电阻单元和所述外部电阻器在连接到所述第一焊盘的公共节点处生成的，并且所述第二电压是基于所述多个第一电阻单元、所述第二电阻单元和所述外部电阻器在所述公共节点处生成的；存储单元阵列，所述存储单元阵列包括连接到字线和位线的动态随机存取存储器(DRAM)单元，并且被配置为存储通过第二焊盘接收的数据或要通过所述第二焊盘输出的数据；行译码器，所述行译码器被配置为选择至少一条所述字线；列译码器，所述列译码器被配置为选择与所述位线连接的列选择线中的至少一条列选择线；以及输出驱动器，所述输出驱动器被配置为：接收所述第一代码和所述第二代码，基于所述第一代码和所述第二代码，向所述第二焊盘提供端接电阻，以及通过所述第二焊盘输出存储在所述存储单元阵列中的数据。

根据至少一个示例实施例，一种半导体存储器件可以包括：校准电路，所述校准电路被配置为：基于第一电源电压和第二电源电压操作，使用连接到所述半导体存储器件的第一焊盘的外部电阻器的电阻值调整第一代码和第二代码，通过比较第一电压和参考电压生成第一结果，所述第一电压是基于第一电阻值在所述半导体存储器件的公共节点处生成的，所述第一电阻值是基于所述第一代码和所述外部电阻器的电阻值确定的，所述公共节点连接到所述第一焊盘，并且通过比较第二电压和所述参考电压生成第二结果，所述第二电压是基于第二电阻值在所述公共节点处生成的，所述第二电阻值是基于所述第一代码、所述外部电阻器的电阻值和基于所述第二代码的第三电阻值确定的；输出驱动器，所述输出驱动器被配置为基于所述第一电源电压和所述第二电源电压操作，接收所述第一代码和所述第二代码，并基于所述第一代码和所述第二代码调整连接到第二焊盘的端接电阻器的电阻值；存储单元阵列，所述存储单元阵列包括连接到字线和位线的动态随机存取存储器(DRAM)单元，所述存储单元阵列被配置为基于第三电源电压和第四电源电压操作，并存储通过所述第二焊盘接收的数据或要通过所述第二焊盘输出的数据；行译码器，所述行译码器被配置为选择所述字线中的至少一条；以及列译码器，所述列译码器被配置为选择与所述位线连接的列选择线中的至少一条列选择线。

附图说明

图1和图2是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。

图3是示出了根据至少一个示例实施例的图1和图2的上拉单元的框图。

图4是示出了根据至少一个示例实施例的图1和图2的下拉单元的框图。

图5是示出了根据至少一个示例实施例的图1和图2的校准电路的框图。

图6是示出了根据至少一个示例实施例的图1和图2的校准电路的框图。

图7和图8是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。

图9和图10是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。

图11是示出了根据本发明构思的至少一个示例实施例的校准电路的操作方法的流程图。

图12是示出了应用根据本发明构思的至少一个示例实施例的校准电路的存储器件的框图。

图13是在ZQ校准码被输入到根据至少一个示例实施例的图12的存储器件的情况下的校准电路的时序图。

图14是示出了根据至少一个示例实施例的图12的输出驱动器的框图。

具体实施方式

下面，将详细且清楚地描述本发明构思的各种示例实施例，使得本领域普通技术人员能够容易地实现本发明构思的示例实施例。

图1和图2是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。图1和图2将被一起描述。校准电路100可以包括焊盘110、上拉单元120_1和120_2、比较器130、第一数字滤波器(DF1)140、下拉单元150、第二数字滤波器(DF2)160和/或控制器170等，但不限于此。

焊盘110可以与至少一个外部电阻器RZQ电连接。外部电阻器RZQ可以连接在焊盘110与电源电压VSSQ之间，但是可以不包括在校准电路100中。外部电阻器RZQ可以是无源元件，其没有其中实现校准电路100的半导体器件的PVT变化的影响。例如，外部电阻器RZQ可以具有240Ω的电阻值，并且关于外部电阻器RZQ可以允许+/-1％的容差，但是示例实施例不限于此。

上拉单元120_1和120_2(例如，上拉晶体管和/或上拉电阻器等)可以分别接收上拉代码PUCODE。根据上拉代码PUCODE，上拉单元120_1和120_2可以被分别连接在电源电压VDDQ和与外部电阻器RZQ连接的焊盘110之间。每个上拉单元120_1和120_2的电阻值可以变化和/或根据上拉代码PUCODE改变。每个上拉单元120_1和120_2可以是电阻值根据(和/或基于)上拉代码PUCODE而变化的可变电阻单元(例如，可变电阻器等)或上拉电阻单元(例如，上拉电阻器等)，但不限于此。上拉单元120_1和120_2可以彼此相同地实现，但不限于此。

比较器130可以将公共节点(或焊盘节点)的电压VDIV与参考电压VREFZQ进行比较。例如，电压VDIV的第一电平可以通过根据电源电压VDDQ与VSSQ之间的(电势)差、一个上拉单元120_1和外部电阻器RZQ进行的分压来确定。再例如，电压VDIV的第二电平可以通过根据电源电压VDDQ与VSSQ之间的(电势)差、两个上拉单元120_1和120_2、下拉单元150和/或外部电阻器RZQ等进行的分压来确定。第一电平和第二电平二者都可以在与焊盘110电连接的公共节点处生成。换句话说，第一电平和第二电平可以位于公共节点处和/或在公共节点处被检测到。比较器130可以包括放大器，该放大器放大电压VDIV与参考电压VREFZQ的电平(或电势)差。

第一数字滤波器140可以基于比较器130的比较结果来调整和/或校准上拉代码PUCODE。换句话说，第一数字滤波器140可以基于比较器130生成的结果调整上拉代码PUCODE。当电压VDIV高于或大于参考电压VREFZQ时，第一数字滤波器140可以增加或减小上拉代码PUCODE，但不限于此。上拉代码PUCODE被调整之后的电压VDIV可以低于或小于上拉代码PUCODE被调整之前的电压VDIV，但不限于此。相比之下，当电压VDIV低于参考电压VREFZQ时，第一数字滤波器140可以减小或增加上拉代码PUCODE，但是不限于此。上拉代码PUCODE被调整之后的电压VDIV可以高于上拉代码PUCODE被调整之前的电压VDIV，但不限于此。在至少一个示例实施例中，第一数字滤波器140可以包括至少一个加法器和至少一个乘法器，但是示例实施例不限于此。可以根据稍后将描述的第一路径(上拉校准路径)的稳定性来确定在第一数字滤波器140中使用的至少一个系数。

下拉单元150(例如，下拉晶体管和/或下拉电阻器等)可以根据下拉代码PDCODE连接在与外部电阻器RZQ连接的焊盘110与电源电压VSSQ之间。下拉单元150的电阻值可以变化或根据(和/或基于)下拉代码PDCODE改变。下拉单元150可以是电阻值根据下拉代码PDCODE而变化的可变电阻单元(例如，可变电阻器等)或下拉电阻单元(例如，下拉电阻器等)。

如第一数字滤波器140那样，第二数字滤波器160可以基于比较器130的比较结果来调整或校准下拉代码PDCODE。换句话说，第二数字滤波器160可以基于比较器130生成的结果调整下拉代码PDCODE。当电压VDIV高于参考电压VREFZQ时，第二数字滤波器160可以增加或减小下拉代码PDCODE，但不限于此。相比之下，当电压VDIV低于参考电压VREFZQ时，第二数字滤波器160可以减小或增加下拉代码PDCODE，但是不限于此。如第一数字滤波器140那样，第二数字滤波器160可以包括至少一个加法器和至少一个乘法器等，但不限于此。可以根据稍后将描述的第二路径(下拉校准路径)的稳定性来确定在第二数字滤波器160中使用的至少一个系数。

控制器170可以生成用于激活第一数字滤波器140的第一控制信号ZQPU_EN。第一数字滤波器140可以被激活并且可以在第一控制信号ZQPU_EN被激活的间隔或时间段(例如，期望的时间长度)期间调整上拉代码PUCODE。控制器170可以生成用于激活第二数字滤波器160的第二控制信号ZQPD_EN。第二数字滤波器160可以被激活并且可以在第一控制信号ZQPU_EN被激活的间隔之后的第二控制信号ZQPD_EN被激活的间隔或时间段期间调整下拉代码PDCODE。

为了进行片上端接端接，校准电路100可以调整上拉代码PUCODE，使得每个上拉单元(例如，上拉单元120_1和120_2)的电阻值与外部电阻器RZQ的电阻值相同，然后可以调整下拉代码PDCODE，使得下拉单元(例如，下拉单元150)的电阻值与外部电阻器RZQ的电阻值相同。将参考图1描述校准电路100在调整下拉代码PDCODE之前首先调整上拉代码PUCODE的操作。

可以通过第一路径调整上拉代码PUCODE(例如，可以通过第一路径传输上拉代码PUCODE)。第一路径可以包括上拉单元120_1和120_2中的一个上拉单元120_1、焊盘110、连接到焊盘110的公共节点、比较器130和/或第一数字滤波器140等。但是示例实施例不限于此，并且可以包含更多或更少数目的构成组件。

控制器170可以激活(例如，开始输出、开始传输等)第一控制信号ZQPU_EN，并且可以不激活(例如，停止输出、停止传输等)第二控制信号ZQPD_EN。可以根据和/或基于第一控制信号ZQPU_EN来激活第一数字滤波器140。相反，可以根据和/或基于第二控制信号ZQPD_EN来不激活上拉单元120_2、下拉单元150、第二数字滤波器160。当上拉单元120_2未被激活时，上拉单元120_2可以未电连接在电源电压VDDQ与焊盘110之间。例如，上拉单元120_2可以是电开路的(例如，开路电路)，并且上拉单元120_2的电阻值可以非常大(例如，无穷大等)。当下拉单元150未被激活时，下拉单元150可以未电连接在焊盘110与电源电压VSSQ之间。例如，下拉单元150可以是电开路的(例如，开路电路)，并且下拉单元150的电阻值可以非常大(例如，无穷大等)。

电压VDIV的电平(例如，VDIV的电压值)可以通过根据电源电压VDDQ与VSSQ之间的差、上拉单元120_1和/或外部电阻器RZQ等确定的分压来确定。因为上拉单元120_2未被激活，所以上拉单元120_1和外部电阻器RZQ可以串联连接在电源电压VDDQ与VSSQ之间。例如，在电源电压VSSQ是接地电压并且上拉单元120_1的电阻值是根据上拉代码PUCODE改变(例如，基于上拉代码PUCODE设置)的“RU”的情况下，电压VDIV的电平可以等于“VDDQ×[RZQ]/[RU+RZQ]”，但是示例实施例不限于此。

比较器130可以将电压VDIV的第一电平与参考电压VREFZQ的电平进行比较并生成结果。参考电压VREFZQ可以被设置(例如，预先设置、或者实时设置等)成“VDDQ×0.5”，使得上拉单元120_1的电阻值与外部电阻器RZQ的电阻值相同。第一数字滤波器140可以基于比较器130所生成的结果调整上拉代码PUCODE，使得上拉单元120_1的电阻值与外部电阻器RZQ的电阻值相同或者使得电压VDIV的电平与参考电压VREFZQ的电平相同。

第一数字滤波器140可以将经调整的上拉代码PUCODE(即，最终上拉代码)存储到寄存器(REG)141。最终上拉代码可具有固定值，并且上拉单元120_1的基于最终上拉代码(例如，通过最终上拉代码设置)的电阻值可以与外部电阻器RZQ的电阻值相同。图1中示出的寄存器141被包括在第一数字滤波器140中，但是示例实施例不限于此，例如，寄存器141可以与第一数字滤波器140分离，并且可以在校准电路100或任何其他设备等中实现。

在通过第一路径调整上拉代码PUCODE之后，校准电路100可以通过第二路径调整下拉代码PDCODE。校准电路100可以在调整上拉代码PUCODE时不调整下拉代码PDCODE，但是不限于此。将参考图2描述校准电路100调整下拉代码PDCODE的操作。

可以通过第二路径调整下拉代码PDCODE(例如，可以通过第二路径传输下拉代码PDCODE)。第二路径可以包括下拉单元150、焊盘110、连接到焊盘110的公共节点、比较器130和/或第二数字滤波器160等，但是示例实施例不限于此。在第二路径中可以包括更多或更少数目的构成元件。在调整下拉代码PDCODE时，可以激活上拉单元120_1和120_2，并且可以将最终上拉代码分别提供给上拉单元120_1和120_2。上拉单元120_1和120_2可以并联连接在电源电压VDDQ与焊盘110之间，并且每个上拉单元120_1和120_2的电阻值可以根据最终上拉代码变得与外部电阻器RZQ的电阻值相同，但是示例实施例不限于此。

控制器170可以不激活(例如，停止输出、停止传输等)第一控制信号ZQPU_EN，并且可以激活(例如，开始输出、开始传输等)第二控制信号ZQPD_EN。可以根据(例如，基于)第一控制信号ZQPU_EN不激活第一数字滤波器140。相反，可以根据(例如，基于)第二控制信号ZQPD_EN来激活第二数字滤波器160。寄存器141可以根据第二控制信号ZQPD_EN将最终上拉代码分别提供给上拉单元120_1和120_2。

电压VDIV的电平(例如，VDIV的电压值等)可以通过根据电源电压VDDQ与VSSQ之间的差、上拉单元120_1和120_2、外部电阻器RZQ和/或下拉单元150等确定的分压来确定。例如，当通过第二路径调整下拉代码PDCODE时，外部电阻器RZQ和下拉单元150可以并联连接在焊盘110与电源电压VSSQ之间。因此，为了在保持参考电压VREFZQ的同时将下拉单元150的电阻值调整到外部电阻器RZQ的电阻值，上拉单元120_1和120_2也可以并联连接在电源电压VDDQ与焊盘110之间。例如，并联连接的上拉单元120_1和120_2的组合电阻值(或总电阻值)可以是一个上拉单元的电阻值的一半，但不限于此。

第一组(例如包括上拉单元120_1和120_2)和第二组(例如包括外部电阻器RZQ和下拉单元150)可以串联连接在电源电压VDDQ与电源电压VSSQ之间，然而，示例实施例不限于此。例如，在电源电压VSSQ是接地电压的情况下，每个上拉单元120_1和120_2的电阻值是基于上拉代码PUCODE的固定的“RU”，并且下拉单元150的电阻值是基于下拉代码PDCODE的可变的“RD”，电压VDIV的电平可以是“VDDQ×[RZQ||RD]/[(RU||RU)+(RZQ||RD)]”。因为“RU”根据最终上拉代码固定为“RZQ”，所以电压VDIV的电平可以是“VDDQ×[RZQ||RD]/[(RZQ/2)+(RZQ||RD)。然而，示例实施例不限于此。

比较器130可以将电压VDIV的第二电平与参考电压VREFZQ的电平进行比较并生成结果。与调整上拉代码PUCODE的情况类似，参考电压VREFZQ可以保持在例如“VDDQ×0.5”，但不限于此。第二数字滤波器160可以基于比较器130生成的结果调整下拉代码PDCODE，使得下拉单元150的电阻值与外部电阻器RZQ的电阻值相同或者使得电压VDIV的电平与参考电压VREFZQ的电平或另一期望值相同。

第二数字滤波器160可以将调整后的下拉代码PDCODE(即最终下拉代码)存储在寄存器161中。最终下拉代码可以具有固定值，并且下拉单元150的基于最终下拉代码的电阻值可以与外部电阻器RZQ的电阻值相同，但是示例实施例不限于此。图2中示出了寄存器161被包括在第二数字滤波器160中，但是寄存器161可以与第二数字滤波器160分离，并且可以在校准电路100或任何其他设备中实现。

如上所述，通过第一路径生成(例如，通过第一路径传输)的公共节点的电压VDIV可以通过根据电源电压VDDQ与VSSQ之间的差、一个上拉单元120_1、和/或外部电阻器RZQ等进行的分压来确定。通过第二路径生成的公共节点的电压VDIV可以通过根据电源电压VDDQ与VSSQ之间的差、两个上拉单元120_1和120_2、外部电阻器RZQ和/或下拉单元150等进行的分压来确定。由于在上拉代码PUCODE和下拉代码PDCODE被调整时保持参考电压VREFZQ的电平相同，所以通过第一路径生成(例如，通过第一路径传输)的公共节点的电压VDIV的第一电平和通过第二路径生成(例如，通过第二路径传输)的公共节点的电压VDIV的第二电平可以收敛到参考电压VREFZQ的电平(例如，VDDQ×0.5)。

在至少一个示例实施例中，比较器130可以在通过第一路径调整上拉代码PUCODE时操作，和/或也可以在通过第二路径调整下拉代码PDCODE时操作。第一数字滤波器140可以基于比较器130的第一比较结果来调整(例如，过滤、修改、重新计算等)上拉代码PUCODE。第二数字滤波器160可以基于比较器130的第二比较结果来调整(例如，过滤、修改、重新计算等)下拉代码PDCODE。即，第一数字滤波器140和第二数字滤波器160可以共享比较器130，但是示例实施例不限于此。第一比较结果可以指示将通过第一路径生成的公共节点的第一电压VDIV与参考电压VREFZQ进行比较的结果，并且第二比较结果可以指示将通过第二路径生成的公共节点的第二电压VDIV与参考电压为VREFZQ进行比较的结果。因为通过第一路径生成的电压和通过第二路径生成的电压二者都是在连接到焊盘110的节点处生成的(例如，位于连接到焊盘110的节点处和/或在连接到焊盘110的节点处被检测到的)，所以连接到焊盘110的节点可以被称为作为“公共节点”。第一路径和第二路径均可以包括公共节点。例如，公共节点可以位于焊盘110与比较器130之间的路径上，或者位于焊盘110与下拉单元150之间的路径上。

与上述示例实施例不同，传统技术的校准单元可以在校准电路中具有用于调整上拉代码PUCODE的第一比较器和用于调整下拉代码PDCODE的另一比较器(例如，第二比较器)，因此可能在各个比较器处发生PVT变化。而且，在传统技术的另一校准单元中，生成电压VDIV的节点彼此不同并且不共享公共节点，可能在每个相应的节点处发生PVT变化。相比之下，根据本发明构思的至少一个示例实施例的校准电路100可以通过使用由第一路径和第二路径共享的公共节点和连接到公共节点的一个比较器130来调整上拉代码PUCODE和下拉代码PDCODE。在这种情况下，与传统技术相比，校准电路100的PVT变化可以减小，并且可以改进区块裕度工具(rank margin tool)RMT。与上拉校准路径和下拉校准路径彼此分离的校准电路相比，至少一个示例实施例的校准电路100可以使每个上拉单元120_1和120_2的电阻值与外部电阻器RZQ的电阻值更准确地匹配，并且可以使下拉单元150的电阻值与外部电阻器RZQ的电阻值更准确地匹配。

在至少一个示例实施例中，校准电路100还可以包括生成参考电压VREFZQ的分压器(未示出)。例如，分压器可以包括连接电源电压VDDQ和VSSQ的若干电阻器，并且这些电阻器可以彼此串联连接。可以根据和/或基于预先设置的和/或实时设置的参考电压VREFZQ的电平等来确定这些电阻器的比率。

图3是示出了根据至少一个示例实施例的图1和图2的上拉单元的框图。图3的上拉单元120_1可以是图1和图2的上拉单元120_1，但不限于此。

上拉单元120_1可以包括连接在接收上拉代码PUCODE[0：N](N是自然数)的开关与焊盘110之间的电阻器Rus，但不限于此。上拉单元120_1可以包括根据具有(N+1)位的上拉代码PUCODE[0：N]来电连接电源电压VDDQ和电阻器Rus的开关(例如，晶体管等)。通过栅极端子接收上拉代码PUCODE[0]的开关可以根据上拉代码PUCODE[0]导通或关断。接收其余上拉代码PUCODE[1：N]的其余开关也可以以上述方式操作。图3中示出了p沟道金属氧化物半导体(PMOS)晶体管作为开关的示例，但是每个连接电阻器Rus和电源电压VDDQ的开关可以使用PMOS晶体管、n沟道金属氧化物半导体(NMOS)晶体管、或者PMOS晶体管和NMOS晶体管的组合等来实现。

上拉单元120_1还可以包括在校准操作期间导通的晶体管和/或连接到晶体管的电阻器Rum，但是不限于此。控制信号ZQCAL_ENB可以指示校准操作间隔。校准操作间隔可以包括调整上拉代码PUCODE的间隔(例如，时间间隔、时间段等)和调整下拉代码PDCODE的间隔(例如，时间间隔、时间段等)。例如，控制信号ZQCAL_ENB可以在调整上拉代码PUCODE的间隔和调整下拉代码PDCODE的间隔中具有逻辑“0”，并且可以使电源电压VDDQ和电阻器Rum电连接，但示例实施例不限于此。电阻器Rum可以基于控制信号ZQCAL_ENB电连接在电源电压VDDQ与焊盘110之间，而与上拉代码PUCODE[0：N]无关。

上拉单元120_1的组合电阻值(或等效电阻值)可以由电阻器Rum和Rus以及基于控制信号ZQCAL_ENB和上拉代码PUCODE的开关确定。例如，当控制信号ZQCAL_ENB被激活并且最终上拉代码被提供给上拉单元120_1时，上拉单元120_1的组合电阻值可以与外部电阻器RZQ的电阻值(例如，240Ω)相同。

在至少一个示例实施例中，与图3的图示不同，开关的位置与电阻器Rum和Rus的位置可以是可互换的。例如，电阻器Rum和Rus可以连接在电源电压VDDQ与开关之间，但是示例实施例不限于此。作为另一示例，开关可以连接在电阻器Rum和Rus与焊盘110等之间。

在至少一个示例实施例中，图1和图2的上拉单元120_2可以被实现为与图3的上拉单元120_1相同，但不限于此。然而，在调整上拉代码PUCODE时，可以关断连接到上拉单元120_2的电阻器Rum和Rus的所有开关。在调整下拉代码PDCODE时，可以将最终上拉代码提供给与上拉单元120_2的电阻器Rus连接的开关。在调整下拉代码PDCODE时，代替控制信号ZQCAL_ENB，可以将另一控制信号ZQPD_ENB提供给连接到上拉单元120_2的电阻器Rum的开关。控制信号ZQPD_ENB可以是第二控制信号ZQPD_EN的反相版本，并且可以在调整下拉代码PDCODE时接通与上拉单元120_2的电阻器Rum连接的开关。

图4是示出根据至少一个示例实施例的图1和图2的下拉单元的框图。图4的下拉单元150以是图1和图2的下拉单元150，但不限于此。

下拉单元150可以包括连接在焊盘110与接收下拉代码PDCODE[0：N](N是自然数)的开关之间的电阻器Rds。下拉单元150可以包括基于具有(N+1)位的下拉代码PDCODE[0：N]来电连接电源电压VSSQ和电阻器Rds的开关(晶体管)。例如，基于下拉代码PDCODE[0]，可以接通或关断通过栅极端子接收下拉代码PDCODE[0]的开关，但是示例实施例不限于此。接收其余下拉代码PDCODE[1：N]的其余开关也可以以上述方式操作，但不限于此。图4中示出了NMOS晶体管作为开关的示例，但是每个连接电阻器Rds和电源电压VSSQ的开关可以使用PMOS晶体管、NMOS晶体管或者PMOS晶体管和NMOS晶体管的组合等来实现。

下拉单元150还可包括在调整下拉代码PDCODE时导通的晶体管，以及连接到晶体管的电阻器Rdm等。例如，参考图1和图2描述的第二控制信号ZQPD_EN可以在调整下拉代码PDCODE的间隔中具有逻辑“1”，并且可以连接电源电压VSSQ和电阻器Rdm，但不限于此。电阻器Rdm可以基于第二控制信号ZQPD_EN电连接在电源电压VSSQ与焊盘110之间，而与下拉代码PDCODE[0：N]无关。

下拉单元150的组合电阻值可以由电阻器Rdm和Rds以及基于第二控制信号ZQPD_EN和下拉代码PDCODE的开关来确定。当第二控制信号ZQPD_EN被激活并且最终下拉代码被提供给下拉单元150时，下拉单元150的组合电阻值可以与外部电阻器RZQ的电阻值(例如，240Ω)相同，但是示例实施例不限于此。

在至少一个示例实施例中，与图4的图示不同，开关的位置与电阻器Rdm和Rds的位置可以是可互换的。例如，电阻器Rdm和Rds可以连接在电源电压VSSQ与开关等之间。作为另一示例，开关可以连接在电阻器Rdm和Rds与焊盘110等之间。

在至少一个示例实施例中，参考图3和图4给出了上拉代码PUCODE[0：N]的位数和下拉代码PDCODE[0：N]的位数彼此相同，即等于(N+1)的描述，但是上拉代码PUCODE[0：N]的位数和下拉代码PDCODE[0：N]的位数可以彼此不同。上拉单元120_1的开关数目和下拉单元150的开关数目可以彼此不同。

图5是示出了根据至少一个示例实施例的图1和图2的校准电路的框图。在图5中示出了焊盘110、上拉单元120_1和120_2以及第一数字滤波器140，但是示例实施例不限于此，并且省略了校准电路100的其余组件。例如，校准电路100还可以包括用于连接上拉单元120_2的逻辑(例如，逻辑电路等)180等。

如上所述的，在调整上拉代码PUCODE时，可以将上拉代码PUCODE提供给上拉单元120_1，但不提供给上拉单元120_2。当第二控制信号ZQPD_EN未被激活时，逻辑180可以不向上拉单元120_2提供上拉代码PUCODE。例如，逻辑180可以基于第二控制信号ZQPD_EN向上拉单元120_2提供块代码而不是第一数字滤波器140的上拉代码PUCODE，但是示例实施例不限于此。可以通过块代码关断上拉单元120_2的所有晶体管，因此，上拉单元120_2可以被阻挡，但是上拉单元不限于此。当第二控制信号ZQPD_EN未被激活时，上拉单元120_2可以未电连接在电源电压VDDQ与焊盘110之间。

当第二控制信号ZQPD_EN被激活时，逻辑180可以将上拉代码PUCODE提供给上拉单元120_2。这里，上拉代码PUCODE可以存储在寄存器141中，并且可以是固定的最终上拉代码，但是示例实施例不限于此。可以通过使用各种逻辑门(例如，INV、NAND、NOR、AND、OR、XNOR和XOR等)的组合来实现逻辑180。

图6是示出了根据至少一个示例实施例的图1和图2的校准电路的框图。在图6中示出了焊盘110、上拉单元120_1和120_2以及第一数字滤波器140，但不限于此，并且省略了校准电路100的其余组件。例如，校准电路100还可以包括用于连接上拉单元120_2的开关电路190，但不限于此。

与上述示例不同，第一数字滤波器140的上拉代码PUCODE可以提供给所有上拉单元120_1和120_2。当通过第二路径调整下拉代码PDCODE时，每个上拉单元120_1和120_2可以接收通过第一路径调整的上拉代码PUCODE，并且可以接收寄存器141中存储的最终上拉代码，但不限于此。

开关电路190可以根据(例如，基于)第二控制信号ZQPD_EN来连接上拉单元120_2和焊盘110。仅当第二控制信号ZQPD_EN被激活时，开关电路190才可以连接上拉单元120_2和焊盘110。例如，开关电路190可以包括根据第二控制信号ZQPD_EN电连接上拉单元120_2和焊盘110的相应电阻器的晶体管。不管图5的示例或图6的示例如何，当调整上拉代码PUCODE时，上拉单元120_2可以未电连接在电源电压VDDQ与焊盘110之间。

图7和图8是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。图7和图8将被一起描述。校准电路200可以包括焊盘210、上拉单元220_1至220_8、比较器230、第一数字滤波器240、下拉单元250、第二数字滤波器260和/或控制器270等，但是示例实施例不限于此。图7和图8的校准电路200的操作和配置可以类似于图1和图2的校准电路100的操作和配置，但不限于此。图7和图8的组件的操作和配置可以类似于图1至图6的组件的操作和配置，它们具有相似的附图标记。下面，将描述校准电路200与校准电路100之间的差异。

与校准电路100不同，校准电路200可以包括八个上拉单元220_1至220_8，但不限于此。可以通过第一路径调整上拉代码PUCODE。参考图7，第一路径可以包括上拉单元220_1至220_4、焊盘210、公共节点、比较器230和/或第一数字滤波器240，但不限于此。当通过第一路径调整上拉代码PUCODE时，各个上拉单元220_1至220_4可以连接在电源电压VDDQ与焊盘210之间，但是各个上拉单元220_5至220_8可以未连接在电源电压VDDQ与焊盘210之间，但不限于此。每个上拉单元220_1至220_4的操作和配置可以与参考图1和图2描述的上拉单元120_1的操作和配置相同，但不限于此。每个上拉单元220_5至220_8的操作和配置可以与参考图1和图2描述的上拉单元120_2的操作和配置相同，但不限于此。

电压VDIV的电平可以通过根据电源电压VDDQ与VSSQ之间的差、四个上拉单元220_1至220_4和外部电阻器RZQ确定的分压来确定，但不限于此。上拉单元220_1至220_4可以并联连接，但不限于此。例如，在电源电压VSSQ是接地电压并且每个上拉单元220_1至220_4的电阻值是“RU”的情况下，电压VDIV的电平可以是“VDDQ×[RZQ]/[(RU/4)+RZQ]”。与图1和图2的情况不同，参考电压VREFZQ可以预先设置为“VDDQ×0.8”，使得每个上拉单元220_1至220_4的电阻值与外部电阻器RZQ的电阻值相同，但是示例实施例不限于此，例如，可以实时设置参考电压。随着第一路径中包括的上拉单元的数目增加，参考电压VREFZQ的电平也可以增大。上拉单元的数目和参考电压VREFZQ的电平不限于上述示例。可以根据预先设置和/或实时设置的参考电压VREFZQ的电平来确定上拉单元的数目。例如，在上拉单元的数目是“M”的情况下，参考电压VREFZQ的电平可以是“VDDQ×[RZQ]/[RZQ/(M/2)+RZQ]”。第一数字滤波器240可以将调整后的上拉代码PUCODE(即最终上拉代码)存储到寄存器241。

如在校准电路100中那样，校准电路200可以在通过第一路径调整上拉代码PUCODE之后通过第二路径调整下拉代码PDCODE。参考图8，第二路径可以包括下拉单元250、焊盘210、公共节点、比较器230和第二数字滤波器260。这里，当调整下拉代码PDCODE时，可以激活所有的上拉单元220_1至220_8，并且可以将最终上拉代码分别提供给上拉单元220_1至220_8，但是示例实施例不限于此。上拉单元220_1至220_8可以并联连接在电源电压VDDQ与焊盘210之间，并且基于最终上拉代码，每个上拉单元220_1至220_8的电阻值与外部电阻器RZQ的电阻值相同。

电压VDIV的电平可以通过根据(例如，基于)电源电压VDDQ与VSSQ之间的差、八个上拉单元220_1至220_8、外部电阻器RZQ、和/或下拉单元250等确定的分压来确定。在通过第二路径调整下拉代码PDCODE时，外部电阻器RZQ和下拉单元250可以并联连接在焊盘210与电源电压VSSQ之间，但是示例实施例不限于此。因此，为了在保持参考电压VREFZQ的同时将下拉单元250的电阻值调整为外部电阻器RZQ的电阻值，上拉单元220_1至220_8也可以并联连接，但是示例实施例不限于此。

一组上拉单元220_1至220_8与一组外部电阻器RZQ和下拉单元250可以串联连接在电源电压VDDQ与VSSQ之间，但是示例性实施例不限于此。例如，在电源电压VSSQ是接地电压的情况下，每个上拉单元220_1至220_8的电阻值是“RU”，并且下拉单元250的电阻值是“RD”，电压VDIV的电平可以是“VDDQ×[RZQ||RD]/[(RU/8)+(RZQ||RD)]”。因为“RU”是基于最终上拉代码的“RZQ”，所以电压VDIV的电平可以是“VDDQ×[RZQ||RD]/[(RZQ/8)+(RZQ||RD)]”。与调整上拉代码PUCODE的情况类似，参考电压VREFZQ可以保持在“VDDQ×0.8”，但不限于此。第二数字滤波器260可以将调整后的下拉代码PDCODE(即最终下拉代码)存储到寄存器261。

图9和图10是示出了根据本发明构思的至少一个示例实施例的校准电路的框图。图9和图10将被一起描述。校准电路300可以包括焊盘310、下拉单元320_1至320_8、比较器330、第一数字滤波器340、上拉单元350、第二数字滤波器360和/或控制器370，但不限于此。校准电路300的操作或配置可以类似于校准电路100和校准电路200的操作或配置，但不限于此。图9和图10的组件的操作或配置可以类似于图1至图8的组件的操作和配置，它们具有相似的附图标记，但不限于此。下面，将描述校准电路300与校准电路100和校准电路200之间的差异。

与上述示例不同，外部电阻器RZQ可以连接在电源电压VDDQ与焊盘310之间，而不是连接在焊盘310与电源电压VSSQ之间。各个下拉单元320_1至320_8可以根据下拉代码PDCODE连接在与外部电阻器RZQ连接的焊盘310与电源电压VSSQ之间。下拉单元320_1至320_8可以被相同地实现，并且下拉单元320_1至320_8中的每个可以包括图4的电阻器Rdm和Rds以及晶体管，但不限于此。

比较器330可以将公共节点的电压VDIV与参考电压VREFZQ进行比较。例如，电压VDIV的第一电平可以通过根据(例如，基于)电源电压VDDQ与VSSQ之间的差、下拉单元320_1至320_4和/或外部电阻器RZQ等确定的分压来确定。对于另一示例，电压VDIV的第二电平可以通过根据电源电压VDDQ与VSSQ之间的差、下拉单元320_1至320_8、上拉单元350、和/或外部电阻器RZQ等确定的分压来确定。比较器330的操作或配置可以类似于上述比较器130和230的操作或配置，但不限于此。

第一数字滤波器340可以基于比较器330的比较结果来调整或改变下拉代码PDCODE。换句话说，下拉代码PDCODE可以是基于比较器330的输出。当例如电压VDIV高于参考电压VREFZQ时，第一数字滤波器340可以增加或减小下拉代码PDCODE，但是示例实施例不限于此。相比之下，当例如电压VDIV低于参考电压VREFZQ时，第一数字滤波器340可以减小或增加下拉代码PDCODE，但是示例实施例不限于此。第一数字滤波器340的配置可以类似于上述第一数字滤波器140和第一数字滤波器240的配置，但是不限于此。

上拉单元350可以基于上拉代码PUCODE连接在电源电压VDDQ和与外部电阻器RZQ连接的焊盘310之间。上拉单元350可以包括图3的电阻器Rum和Rus以及晶体管，但不限于此。

第二数字滤波器360可以基于比较器330的比较结果来调整或改变上拉代码PUCODE。换句话说，上拉代码PUCODE可以是基于比较器330的输出。例如，当电压VDIV高于参考电压VREFZQ时，第二数字滤波器360可以增加或减小上拉代码PUCODE，但不限于此。相比之下，当例如电压VDIV低于参考电压VREFZQ时，第二数字滤波器360可以减小或增加上拉代码PUCODE，但是不限于此。第二数字滤波器360的配置可以类似于上述第二数字滤波器160和第二数字滤波器260的配置，但是不限于此。

控制器370可以生成用于激活第一数字滤波器340的第一控制信号ZQPD_EN。第一数字滤波器340可以在第一控制信号ZQPD_EN被激活的间隔(例如，时间段)期间被激活，因此，可以调整下拉代码PDCODE。控制器370可以生成用于激活第二数字滤波器360的第二控制信号ZQPU_EN。第二数字滤波器360可以被激活并且可以在第一控制信号ZQPD_EN被激活的间隔之后的第二控制信号ZQPU_EN被激活的间隔(例如，时间段)期间调整上拉代码PUCODE。

与图1、图2、图7和图8的校准电路100和校准电路200不同，图9和图10的校准电路300可以在通过第一路径调整下拉代码PDCODE之后，通过第二路径调整上拉代码PUCODE，但是示例实施例不限于此。当调整下拉代码PDCODE时，校准电路300可以不调整上拉代码PUCODE。首先，将参考图9描述校准电路300调整下拉代码PDCODE的操作。

可以通过第一路径调整下拉代码PDCODE，但不限于此。第一路径可以包括下拉单元320_1至320_4、焊盘310、公共节点、比较器330和/或第一数字滤波器340等。如上述上拉单元120_1和220_1至220_4那样，下拉单元320_1至320_4可以在调整下拉代码PDCODE时从第一数字滤波器340接收下拉代码PDCODE，并且可以分别连接在焊盘310与电源电压VSSQ之间。相比之下，如上拉单元120_2至220_5～220_8那样，下拉单元320_5至320_8可以未电连接在焊盘310与电源电压VSSQ之间，但是不限于此。

电压VDIV的电平可以通过根据电源电压VDDQ与VSSQ之间的差、下拉单元320_1至320_4和/或外部电阻器RZQ等确定的分压来确定。下拉单元320_1至320_4可以并联连接，但不限于此。例如，在电源电压VSSQ是接地电压并且每个下拉单元320_1至320_4的电阻值是“RD”的情况下，电压VDIV的电平可以是“VDDQ×[RD/4]/[RZQ+(RD/4)]”。参考电压VREFZQ可以预先和/或实时设置为“VDDQ×0.2”，使得每个下拉单元320_1至320_4的电阻值与外部电阻器RZQ的电阻值相同。随着第一路径中包括的下拉单元的数目增加，参考电压VREFZQ的电平可以减小。下拉单元的数目和参考电压VREFZQ的电平不限于上述示例。可以根据预先设置的和/或实时设置的参考电压VREFZQ的电平来确定下拉单元的数目。例如，在下拉单元的数目是“M”的情况下，参考电压VREFZQ的电平可以是“VDDQ×[RZQ/(M/2)]/[RZQ/(M/2)+RZQ]”。第一数字滤波器340可以将调整后的下拉代码PDCODE(即最终下拉代码)存储到寄存器341。

校准电路300可以在通过第一路径调整下拉代码PDCODE之后，通过第二路径调整上拉代码PUCODE。参考图10，第二路径可以包括上拉单元350、焊盘310、公共节点、比较器330和/或第二数字滤波器360等。这里，在调整上拉代码PUCODE时，可以激活所有下拉单元320_1至320_8，并且可以将最终下拉代码分别提供给下拉单元320_1至320_8。下拉单元320_1至320_8可以并联连接在焊盘310与电源电压VSSQ之间，并且基于最终下拉代码，每个下拉单元320_1至320_8的电阻值与外部电阻器RZQ的电阻值相同。

电压VDIV的电平可以通过根据电源电压VDDQ与VSSQ之间的差、下拉单元320_1至320_8、外部电阻器RZQ和/或上拉电阻350等确定的分压来确定。当通过第二路径调整上拉代码PUCODE时，外部电阻器RZQ和上拉单元350可以并联连接在电源电压VDDQ与焊盘310之间。因此，为了在保持参考电压VREFZQ的同时将上拉单元350的电阻值调整到外部电阻器RZQ的电阻值，下拉单元320_1至320_8也可以并联连接。例如，并联连接的下拉单元320_1至320_8的组合电阻值可以是下拉单元320_1至320_4的组合电阻值的一半，但是示例实施例不限于此。

一组外部电阻器RZQ和上拉单元350以及一组下拉单元320_1至320_8可以串联连接在电源电压VDDQ与VSSQ之间。例如，在电源电压VSSQ是接地电压的情况下，每个下拉单元320_1至320_8的电阻值是“RD”，并且上拉单元350的电阻值是“RU”，电压VDIV的电平可以是“VDDQ×[RD/8]/[(RZQ||RU)+(RD/8)]”等。因为“RD”被设置为基于最终下拉代码的RZQ，所以电压VDIV的电平可以是“VDDQ×[RZQ/8]/[(RZQ||RU)+(RZQ/8)]”。与调整下拉代码PDCODE的情况一样，参考电压VREFZQ可以保持在“VDDQ×0.2”。第二数字滤波器360可以将调整后的上拉代码PUCODE(即最终上拉代码)存储到寄存器361。

图11是示出了根据本发明构思的至少一个示例实施例的校准电路的操作方法的流程图。将参考图1至图10来描述图11。校准电路100和校准电路200均可以首先通过第一路径调整上拉代码PUCODE，然后可以通过第二路径调整下拉代码PDCODE。相比之下，校准电路300可以首先通过第一路径调整下拉代码PDCODE，然后可以通过第二路径调整上拉代码PUCODE。也就是说，根据本发明构思的至少一个示例实施例的校准电路可以首先通过第一路径调整第一代码，然后可以通过第二路径调整第二代码。这里，第一代码可以是上拉代码PUCODE或下拉代码PDCODE，第二代码可以是下拉代码PDCODE或上拉代码PUCODE。而且，第一电阻单元可以是上拉单元或下拉单元，第二电阻单元可以是下拉单元或上拉单元。第一电阻单元的第一电阻值可以通过校准电路100、200和300中的每个设置成与外部电阻器RZQ的电阻值相同，并且第二电阻单元的第二电阻值也可以通过校准电路100、200和300中的每个设置成与外部电阻器RZQ的电阻值相同，但是示例实施例不限于此。

在操作S110中，校准电路100、200或300的控制器170、270或370可以激活第一控制信号ZQPU_EN或ZQPD_EN以激活第一路径。可以根据(例如，基于)第一控制信号来激活第一路径中包括的第一电阻单元、比较器130、230或330以及第一数字滤波器140、240或340。

在操作S120中，校准电路100、200或300可以通过第一路径调整第一代码。第一数字滤波器140、240或340可以调整第一代码，使得第一电阻单元的第一电阻值与外部电阻器RZQ的电阻值相同。调整后的第一代码可以作为第一最终代码存储到寄存器141、241或341。

在操作S120之后的操作S130中，校准电路100、200或300的控制器170、270或370可以激活第二控制信号ZQPD_EN或ZQPU_EN以激活第二路径。可以根据第二控制信号激活第二路径中包括的第一电阻单元、第二电阻单元、比较器130、230或330以及第二数字滤波器160、260或360。

在操作S140中，校准电路100、200或300可以通过第二路径调整第二代码。第二数字滤波器160、260或360可以调整第二代码，使得第二电阻单元的第二电阻值与外部电阻器RZQ的电阻值相同。调整后的第二代码可以作为第二最终代码存储到寄存器161、261或361。

图12是示出了应用根据本发明构思的至少一个示例实施例的校准电路的存储器件的框图。存储器件1000也可以称为“半导体存储器件”。存储器件1000可以包括焊盘1111至1114、校准电路1200、输入缓冲器1311至1313、ODT电路1321和1322、输出驱动器1323、存储单元阵列1410、行译码器1420、列译码器1430、写驱动器和输入/输出读出放大器1440、命令译码器1450、地址寄存器1460、模式寄存器1470和/或串行器和串并转换器1480等，但不限于此。

命令CMD可以从存储器件1000的外部输入到焊盘1111。焊盘1111也可以被称为“端子”或“引脚”。命令CMD可以被包括在仅输入到存储器件1000的单向信号(例如，CS_n、ACT_n、RAS_n、CAS_n和WE_n等)中，并且焊盘1111可以是输入焊盘。

地址ADD可以从存储器件1000的外部输入到焊盘1112。地址ADD可以被包括在仅输入到存储器件1000的单向信号(例如，A0、A1和A2等)中，并且焊盘1112可以是输入焊盘。存储器件1000可以通过焊盘1112接收指示存储单元阵列1410中的存储单元的位置的行地址RA和列地址CA。此外，存储器件1000还可以通过焊盘1112接收用于设置存储器件1000的操作模式的操作码OPCODE。

可以从存储器件1000的外部(例如，外部源等)输入写数据(WDATA)到焊盘1113。存储器件1000的内部地读数据(RDATA)可以输出到焊盘1113。包括写数据或读数据的DQ信号可以通过焊盘1113输入到存储器件1000，或者可以通过焊盘1113从存储器件1000输出。DQ信号可以是双向信号，并且焊盘1113可以是数据输入/输出焊盘，但是示例实施例不限于此。例如，与DQ信号的逻辑“0”相对应的电压的第一电平VOL和与DQ信号的逻辑“1”相对应的电压的第二电平VOH的中间电平“[VOL+VOH]/2”可以与上述参考电压VREFZQ的电平相同，并且参考电压VREFZQ的电平可以被称为DQ信号的“中心电平”或“共模电平”。可以按照存储器件1000的协议预先确定参考电压VREFZQ。例如，在使用中心抽头端接(CTT)方案来传输DQ信号的情况下，参考电压VREFZQ的电平可以是“VDDQ×0.5”，但不限于此。再例如，在使用虚拟开漏极(POD)端接方案来传输DQ信号的情况下，参考电压VREFZQ的电平可以是“VDDQ×0.8”等。对于另一示例，在使用接地端接方案来传输DQ信号的情况下，参考电压VREFZQ的电平可以是“VDDQ×0.2”等。参考电压VREFZQ的电平不限于上述示例。

参考图1、图2、图7、图8、图9和图10描述的外部电阻器RZQ可以连接到焊盘1114。例如，焊盘1114可以被称为“ZQ焊盘”，并且可以是上述焊盘110、210或310。图12中示出了外部电阻器RZQ连接在焊盘1114与电源电压VSSQ之间的示例(参考图1、图2、图7和图8)，但外部电阻器RZQ也可以连接在焊盘1114与电源电压VDDQ之间(参考图9和图10)，但不限于此。

校准电路1200可以是参考图1、图2、图7、图8、图9和图10描述的校准电路100、200或300，但不限于此。校准电路1200可以通过使用外部电阻器RZQ来生成上拉代码PUCODE和下拉代码PDCODE。

输入缓冲器1311可以通过焊盘1111接收命令CMD，并且可以将命令CMD提供给命令译码器1450。输入缓冲器1312可以通过焊盘1112接收地址ADD，并且可以将地址ADD提供给地址寄存器1460。与图示不同，输入缓冲器1312可以通过焊盘1112接收命令/地址CA，并且可以将命令/地址CA提供给命令译码器1450和地址寄存器1460，但不限于此。输入缓冲器1313可以通过焊盘1113接收写数据，并且可以将写数据提供给串行器和串并转换器1480等。

ODT电路1321可以根据上拉代码PUCODE和下拉代码PDCODE提供连接到焊盘1111的端接电阻器。ODT电路1321可以将端接电阻器提供给用于将命令CMD从存储器控制器(未示出)传输到存储器件1000的传输线的末端。

ODT电路1322可以根据和/或基于上拉代码PUCODE和下拉代码PDCODE提供连接到焊盘1112的端接电阻器。ODT电路1322可以将端接电阻器提供给用于将地址ADD从存储器控制器传输到存储器件1000的传输线的末端，但是不限于此。

输出驱动器1323可以从串行器和串并转换器1480接收读数据，并且可以通过焊盘1113将读数据输出到存储器控制器，但是不限于此。此外，输出驱动器1323可以接收上拉代码PUCODE和下拉代码PDCODE。输出驱动器1323可以根据上拉代码PUCODE和下拉代码PDCODE提供连接到焊盘1113的端接电阻器。输出驱动器1323可以将端接电阻器提供给用于在存储器控制器和存储器件1000之间传输数据输入/输出信号(DQ信号)的传输线的末端，但是不限于此。

在未向ODT电路1321和1322以及输出驱动器1323提供上拉代码PUCODE和下拉代码PDCODE的情况下，将要由ODT电路1321和1322以及输出驱动器1323提供的端接电阻器可能会影响PVT变化。校准电路1200可以生成上拉代码PUCODE和下拉代码PDCODE，使得ODT电路1321和1322以及输出驱动器1323提供的端接电阻器根据外部电阻器RZQ来确定，而不会影响PVT变化。

在至少一个示例实施例中，用于接收命令CMD的焊盘1111的数目可以是至少一个或更多个。存储器件1000可以包括用于接收命令CMD的焊盘、分别连接到焊盘的输入缓冲器、和/或ODT电路，但是不限于此。如在以上描述中那样，用于接收地址ADD的焊盘1112的数目可以是至少一个或更多个。存储器件1000可以包括用于接收地址ADD的焊盘、分别连接到焊盘的输入缓冲器、和/或ODT电路，但是不限于此。此外，存储器件1000可以包括用于接收命令CMD和地址ADD二者的焊盘、分别连接到焊盘的输入缓冲器、和/或ODT电路，但不限于此。如在以上描述中那样，焊盘1113的数目可以是至少一个或更多个。存储器件1000可以包括用于数据输入/输出的焊盘以及连接到焊盘的输入缓冲器和输出驱动器。

存储单元阵列1410可以包括连接到字线WL和位线的存储单元。字线WL和位线可以布置成彼此垂直。例如，存储单元可以是动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、晶闸管随机存取存储器(TRAM)单元、NAND闪存单元、NOR闪存单元、电阻随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元和/或磁性随机存取存储器(MRAM)单元等。例如，存储单元阵列1410可以包括DRAM单元，并且存储器件1000可以是双倍数据速率同步DRAM(DDR SDRAM)、DDR2SDRAM、DDR3SDRAM、DDR4SDRAM、DDR5SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM、LPDDR3SDRAM、LPDDR4SDRAM、LPDDR5SDRAM、高带宽存储器(HBM)、HBM2、HBM3等。通过焊盘1113接收的数据可以存储到存储单元阵列1410。存储在存储单元阵列1410中的数据可以通过焊盘1113输出。

行译码器1420可以对行地址RA进行译码并且可以选择至少一条字线WL。例如，当激活命令、刷新命令等被输入到存储器件1000时，行译码器1420可以选择至少一条字线WL。当预充电命令被输入到存储器件1000时，行译码器1420可以对所选的字线进行预充电。

列译码器1430可以对列地址CA进行译码，并且可以选择至少一条列选择线CSL。一条列选择线可以与至少两条或更多条位线(例如，8条位线)连接。可以基于预取大小、突发长度等来确定连接到一条列选择线的位线的数目。例如，当将读命令、写命令等输入到存储器件1000时，列译码器1430可以选择至少一条列选择线CSL。为了便于说明，图12中示出的列选择线CSL和字线WL彼此平行，但列选择线CSL可以布置成与字线WL垂直。

写驱动器和输入/输出读出放大器1440可以从串行器和串并转换器1480接收写数据，并且可以通过全局输入/输出线GIO将写数据写入由行译码器1420和列译码器1430选择的存储单元，但不限于此。写驱动器和输入/输出读出放大器1440可以通过全局输入/输出线GIO从所选择的存储单元读取数据，并且可以将读取的数据提供给串行器和串并转换器1480，但不限于此。

命令译码器1450可以从输入缓冲器1311和1312接收并对命令CMD进行译码。例如，命令译码器1450可以对激活命令、预充电命令和/或刷新命令进行译码，并且可以基于所译码的(一个或多个)命令控制行译码器1420。例如，命令译码器1450可以对写命令或读命令进行译码，并且可以控制列译码器1430等。另外，命令译码器1450可以对模式寄存器设置(MRS)命令进行译码并且可以控制地址寄存器1460，使得操作码OPCODE被存储到模式寄存器1470等。

作为另一示例，命令译码器1450可以对ZQ校准命令进行译码并且可以将控制信号ZQCAL_EN提供给校准电路1200。例如，ZQ校准命令可以由存储器控制器生成以用于存储器件1000的阻抗匹配。当控制信号ZQCAL_ENB被激活时，校准电路1200可以开始ZQ校准操作。ZQ校准操作可以指示调整上拉代码PUCODE和下拉代码PDCODE的操作，并且可以被称为“阻抗校准操作”。

地址寄存器1460可以从输入缓冲器1312接收并临时存储地址ADD。地址寄存器1460可以在命令译码器1450的控制下将行地址RA提供给行译码器1420。地址寄存器1460可以在命令译码器1450的控制下将列地址CA提供给列译码器1430。地址寄存器1460可以在命令译码器1450的控制下将操作码OPCODE提供给模式寄存器1470。

模式寄存器1470可以存储用于设置存储器件1000的操作模式的操作代码或值，但是不限于此。例如，模式寄存器1470可以存储用于设置提供给焊盘1111、1112和1113中的每个的端接电阻器的值的操作代码。例如，可以根据操作代码将端接电阻器的值设置为RZQ/1、RZQ/2、RZQ/3、...、RZQ/K中的任何一个(这里，K是自然数)。

串行器和串并转换器1480可以从输入缓冲器1313接收写数据，并且可以对写数据的位并行化。串行器和串并转换器1480可以将包括被并行化的位的写数据提供给写驱动器和输入/输出读出放大器1440。串行器和串并转换器1480可以从写驱动器和输入/输出读出放大器1440接收读数据，并且可以将读数据的位串行化。串行器和串并转换器1480可以将包括被串行化的位的读数据提供给输出驱动器1323。

在至少一个示例实施例中，存储单元阵列1410、行译码器1420、列译码器1430、写驱动器和输入/输出读出放大器1440、命令译码器1450、地址寄存器1460、模式寄存器1470、和/或串行器和串并转换器1480等可以基于电源电压VDD和VSS进行操作。相比之下，与焊盘1111至1114连接的电路可以基于电源电压VDDQ和VSSQ而不是电源电压VDD和VSS来操作。例如，校准电路1200、输入缓冲器1311至1313、ODT电路1321和1322、和/或输出驱动器1323等可以基于电源电压VDDQ和VSSQ操作。基于电源电压VDDQ和VSSQ操作的电路可以独立于电源电压VDD和VSS，并且可以不影响由电源电压VDD和VSS生成和/或与电源电压VDD和VSS相对应的噪声。当然，与图12的图示不同，与焊盘1111至1114连接的电路可以基于电源电压VDD和VSS操作。

图13是在ZQ校准码被输入到根据至少一个示例实施例的图12的存储器件的情况下的校准电路的时序图。将参考图12来描述图13，但不限于此。在ZQ校准命令被输入到存储器件1000的情况下，在时间T1，命令译码器1450可以激活控制信号ZQCAL_EN，但是示例实施例不限于此。

在时间T2，校准电路1200的控制器(参考图1、图2、图7和图8的控制器170和270)可以激活第一控制信号ZQPU_EN。校准电路1200可以从时间T2开始调整或校准上拉代码PUCODE。

在时间T3，校准电路1200的控制器可以不激活第一控制信号ZQPU_EN。在时间T3，可以将通过校准操作调整的新上拉代码(即最终上拉代码)存储到寄存器(参考图1、图2、图7和图8的寄存器141和241)。当最终上拉代码存储到寄存器时，控制器可以不激活第一控制信号ZQPU_EN，但不限于此。此外，当从时间T2开始经过期望和/或预设时间时，控制器可以不激活第一控制信号ZQPU_EN。

在时间T4，校准电路1200的控制器可以激活第二控制信号ZQPD_EN。校准电路1200可以从时间T4开始调整或校准下拉代码PDCODE。

在时间T5，校准电路1200的控制器可以不激活第二控制信号ZQPD_EN。在时间T5，通过校准操作调整的新下拉代码(即最终下拉代码)可以被存储到寄存器(参考图1、图2、图7和图8的寄存器161和261)。当最终下拉代码存储到寄存器时，控制器可以不激活第二控制信号ZQPD_EN，但不限于此。此外，当从时间T4开始经过期望和/或预设时间时，控制器可以不激活第二控制信号ZQPD_EN。

在时间T6，命令译码器1450可以不激活控制信号ZQCAL_EN。例如，校准电路1200可以在与从时间T1到时间T6的时间间隔相对应的期望和/或预设时间内完成ZQ校准操作。

图14是示出了根据至少一个示例实施例的图12的输出驱动器的框图。将参考图12来描述图14。但不限于此。输出驱动器1323可以包括连接在电源电压VDDQ与焊盘1113等之间的上拉单元1323_11至1323_17，但是不限于此。输出驱动器1323可以包括连接在焊盘1113与电源电压VSSQ之间的下拉单元1323_21至1323_27，但是不限于此。

由校准电路1200生成的上拉代码PUCODE可以分别提供给上拉单元1323_11至1323_17。基于上拉代码PUCODE的上拉单元1323_11至1323_17中的每个的电阻值可以与外部电阻器RZQ的电阻值相同。上拉单元1323_11至1323_17中的每个的配置可以与上述上拉单元120_1、120_2、220_i(i是1至8中的一个)或上拉单元350的配置相同。

由校准电路1200生成的下拉代码PDCODE可以分别提供给下拉单元1323_21至1323_27。基于下拉代码PDCODE的下拉单元1323_21至1323_27中的每个的电阻值可以与外部电阻器RZQ的电阻值相同。下拉单元1323_21至1323_27中的每个的配置可以与上述下拉单元150、250或320_i(i是1至8中的一个)的配置相同。

在至少一个示例实施例中，上拉单元1323_11至1323_17中的电连接在电源电压VDDQ与焊盘1113之间的上拉单元的数目可以根据存储在模式寄存器1470中的用于调整焊盘1113的端接电阻值的操作代码来确定。下拉单元1323_21至1323_27中的电连接在焊盘1113与电源电压VSSQ之间的下拉单元的数目可以根据存储在模式寄存器1470中的操作码来确定。端接电阻值可以随着电连接在电源电压VDDQ与焊盘1113之间的上拉单元的数目和电连接在焊盘1113与电源电压VSSQ之间的下拉单元的数目增加而减小。因此，上拉单元1323_11至1323_17的数目和下拉单元1323_21至1323_27的数目不限于图14的图示，并且可以是参考图12描述的“K”。

根据本发明构思的至少一个示例实施例的校准电路可以通过使用由上拉校准路径和下拉校准路径共享的公共节点和连接到公共节点的一个比较器来调整上拉代码和下拉代码两者。因此，可以改进校准电路的PVT变化，并且可以改进包括校准电路的半导体存储器件的区块裕度工具(RMT)。

尽管已经参考本发明的示例实施例描述了本发明构思的一些示例实施例，但是对于本领域普通技术人员来说显而易见的是，在不脱离如所附权利要求所阐述的发明构思的精神和范围的情况下，可以对其进行各种改变和修改。